JPH043512A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH043512A JPH043512A JP10381990A JP10381990A JPH043512A JP H043512 A JPH043512 A JP H043512A JP 10381990 A JP10381990 A JP 10381990A JP 10381990 A JP10381990 A JP 10381990A JP H043512 A JPH043512 A JP H043512A
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- terminal
- circuit
- mos transistor
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モーター等をコントロールする半導体装置に
関し、特に、入力信号の立ち上り、立ち下りが遅い時に
、消費電力の増加を防止できるＭＯ３半導体集積回路に
関する。
関し、特に、入力信号の立ち上り、立ち下りが遅い時に
、消費電力の増加を防止できるＭＯ３半導体集積回路に
関する。
第５図は、従来のモーター等をコントロールするＭＯ８
半導体集積回路の一例である。第５図において１は入力
端子、２は電源端子１で電圧は■。。２３は接地端子、
４は電源端子２で電圧はＶＭ、５は第１Ｍ０３トランジ
スタ、６は第２Ｍ０８トランジスタ、７は第３Ｍ０３ト
ランジスタ、８は第４Ｍ０８トランジスタであり、この
５〜８の第１から第４のＭＯＳトランジスタにより出カ
ッくツファＨブリッジ回路を構成している。９は出力端
子１，１０は出力端子２であり、この９と１０の端子間
にモーター等の負荷が接続される。１１は内部入力端子
１，１２は内部入力端子２，１３は内部入力端子３，１
４は内部入力端子４，１５はＣＭＯＳインバータ回路ｌ
、１６はＣＭＯＳインバータ回路２，１７はコントロー
ル回路である。
半導体集積回路の一例である。第５図において１は入力
端子、２は電源端子１で電圧は■。。２３は接地端子、
４は電源端子２で電圧はＶＭ、５は第１Ｍ０３トランジ
スタ、６は第２Ｍ０８トランジスタ、７は第３Ｍ０３ト
ランジスタ、８は第４Ｍ０８トランジスタであり、この
５〜８の第１から第４のＭＯＳトランジスタにより出カ
ッくツファＨブリッジ回路を構成している。９は出力端
子１，１０は出力端子２であり、この９と１０の端子間
にモーター等の負荷が接続される。１１は内部入力端子
１，１２は内部入力端子２，１３は内部入力端子３，１
４は内部入力端子４，１５はＣＭＯＳインバータ回路ｌ
、１６はＣＭＯＳインバータ回路２，１７はコントロー
ル回路である。
次に、このように構成された回路の動作について説明す
る。１１の内部入力端子１のレベルが「Ｈ」の時は、５
及び８のＭＯＳトランジスタがオンするため、９の出力
端子ｌは１−になり、１０の出力端子２は＝Ｏｖとなる
。１２の内部入力端子２のレベルがｒＨＪの時は、６及
び７のＭＯＳトランジスタがオンするため、９の出力端
子１は＝Ｏｖとなり、１０の出力端子２はユｖＨとなる
。ここで内部入力端子１．及び２のレベルは１７のコン
トロール回路により、同時にｒＨＪにならないようにコ
ントロールされる。しかし第５図の回路のように、出力
バッファＨブリッジ回路を４つのＮチャネルＭＯ８トラ
ンジスタて構成した場合、４の電源端子２側のＭＯＳト
ランジスタの方が接地端子側のＭＯＳトランジスタに対
して、スイッチングスピードが遅いため、５及び６のＭ
ＯＳトランジスタ、又は、７及び８０Ｍ０Ｓトランジス
タが同時にオン状態となる時間が生じ、４の電源端子２
から、２つのＭＯＳトランジスタを通り、３の接地端子
に向けて、貫通電流か流れ、その分余分の電力が消費さ
れてしまうことになる。
る。１１の内部入力端子１のレベルが「Ｈ」の時は、５
及び８のＭＯＳトランジスタがオンするため、９の出力
端子ｌは１−になり、１０の出力端子２は＝Ｏｖとなる
。１２の内部入力端子２のレベルがｒＨＪの時は、６及
び７のＭＯＳトランジスタがオンするため、９の出力端
子１は＝Ｏｖとなり、１０の出力端子２はユｖＨとなる
。ここで内部入力端子１．及び２のレベルは１７のコン
トロール回路により、同時にｒＨＪにならないようにコ
ントロールされる。しかし第５図の回路のように、出力
バッファＨブリッジ回路を４つのＮチャネルＭＯ８トラ
ンジスタて構成した場合、４の電源端子２側のＭＯＳト
ランジスタの方が接地端子側のＭＯＳトランジスタに対
して、スイッチングスピードが遅いため、５及び６のＭ
ＯＳトランジスタ、又は、７及び８０Ｍ０Ｓトランジス
タが同時にオン状態となる時間が生じ、４の電源端子２
から、２つのＭＯＳトランジスタを通り、３の接地端子
に向けて、貫通電流か流れ、その分余分の電力が消費さ
れてしまうことになる。
以上述べたように、ＮチャネルＭＯＳトランジスタで出
力Ｈブリッジ回路を構成する場合電源側トランジスタと
グランド側トランジスタのスイッチングスピードの差よ
り貫通電流が流れ、消費電力が大きくなるという問題点
がある。またこの貫通電流により４の電源端子２や、３
の接地端子に大きなスパイクノイズを発生し、ＩＣが誤
動作する可能性も出てくる。
力Ｈブリッジ回路を構成する場合電源側トランジスタと
グランド側トランジスタのスイッチングスピードの差よ
り貫通電流が流れ、消費電力が大きくなるという問題点
がある。またこの貫通電流により４の電源端子２や、３
の接地端子に大きなスパイクノイズを発生し、ＩＣが誤
動作する可能性も出てくる。
本発明の回路では、出力バッファＨブリッジ回路を駆動
する、前段のバッファであるＣＭＯＳインバータに対し
、ＰチャネルトランジスタとＮチャネルトランジスタの
相対的なオン抵抗の比をたとえば４０：１に大きくし、
出力波形が、立ち上がりを遅く、立ち下がりを速くして
いる。
する、前段のバッファであるＣＭＯＳインバータに対し
、ＰチャネルトランジスタとＮチャネルトランジスタの
相対的なオン抵抗の比をたとえば４０：１に大きくし、
出力波形が、立ち上がりを遅く、立ち下がりを速くして
いる。
次に本発明について図面を参照して説明する。
第１図は本発明に関する回路図の一実施例である。第５
図に示す従来技術の回路図と異なるのは出力バッファＨ
ブリッジ回路の４つのＮチャネルＭＯ３トランジスタを
駆動するＣＭＯＳインバータのＰチャネルＭＯ３）ラン
シスタとＮチャネルＭＯ３トランジスタの相対的なオン
抵抗の比を例として４０：１と大きくしである点である
。次に第１図の回路の動作について説明する。１１の内
部入力端子１がｒＨＪ、１２の内部入力端子２がｒＬＪ
の状態のときには、５と８のＭＯＳトランジスタがオン
して、６と７のＭＯＳトランジスタがオフしているため
、９の出力端子１のレベルは≧■、、、１０の出力端子
２のレベルは＝ Ｏｖである。次にこの状態から、１１
の内部入力端子１がｒＬＪ１２の内部入力端子２がｒＨ
Ｊ となるように変化させると、５と８のＭＯＳトラン
ジスタがオフ、６と７のＭＯＳ トランジスタがオンす
る。
図に示す従来技術の回路図と異なるのは出力バッファＨ
ブリッジ回路の４つのＮチャネルＭＯ３トランジスタを
駆動するＣＭＯＳインバータのＰチャネルＭＯ３）ラン
シスタとＮチャネルＭＯ３トランジスタの相対的なオン
抵抗の比を例として４０：１と大きくしである点である
。次に第１図の回路の動作について説明する。１１の内
部入力端子１がｒＨＪ、１２の内部入力端子２がｒＬＪ
の状態のときには、５と８のＭＯＳトランジスタがオン
して、６と７のＭＯＳトランジスタがオフしているため
、９の出力端子１のレベルは≧■、、、１０の出力端子
２のレベルは＝ Ｏｖである。次にこの状態から、１１
の内部入力端子１がｒＬＪ１２の内部入力端子２がｒＨ
Ｊ となるように変化させると、５と８のＭＯＳトラン
ジスタがオフ、６と７のＭＯＳ トランジスタがオンす
る。
この過渡的状態変化において、電源側のＭＯＳトランジ
スタのスイッチングスピードが接地端子側のＭＯＳ）ラ
ンシスタのものより遅いため、電源側のトランジスタと
、接地端子側のトランジスタの両方がオンしている状態
が現れ、貫通電流が流れることになる。このスイッチン
クスピードの差はそれぞれのトランジスタにおけるゲー
ト・ラス間電圧が異なるためにゲートの充放電時間に差
が生じ、ゲート電圧波形が異なるためである。
スタのスイッチングスピードが接地端子側のＭＯＳ）ラ
ンシスタのものより遅いため、電源側のトランジスタと
、接地端子側のトランジスタの両方がオンしている状態
が現れ、貫通電流が流れることになる。このスイッチン
クスピードの差はそれぞれのトランジスタにおけるゲー
ト・ラス間電圧が異なるためにゲートの充放電時間に差
が生じ、ゲート電圧波形が異なるためである。
以上の原因によって起こる貫通電流を防止するためには
、ゲートの充電時間に対する放電時間を短くすればよい
。そのために出力７７７７８１９７９回路の駆動バッフ
ァのＰチャネルＭＯ８トランジスタとＮチャネルＭＯＳ
トランジスタの相対的なオン抵抗の比を大きくしている
のであり、ＰチャネルＭＯ８トランジスタのオン抵抗が
ＮチャネルＭＯＳトランジスタに対して大きいために、
出力Ｈブリッジ回路のＭＯＳトランジスタのゲートを充
電する時間が放電時間に対して長くなる効果がある。以
上のことを図面を使って説明する。第６図に、第５図の
従来技術の回路と本発明の回路との出力７７７７８１９
７９回路のＭＯＳトランジスタのケート波形の違いを示
す。本発明の回路は、従来技術の回路に比べて立ち下り
が速く、立ち上りが遅くなるので、出力７７７７８１９
７９回路の電源側のＭＯＳトランジスタと接地端子側の
ＭＯＳトランジスタの両方がオンしている時間τが短く
なっていることがわかる。（τ２くτ１）以上に述べた
ことにより貫通電流を低減させることができる。この効
果は出力７７７７８１９７９回路を構成するＭＯＳトラ
ンジスタのＶＴ値を高くすることにより更に良くなる。
、ゲートの充電時間に対する放電時間を短くすればよい
。そのために出力７７７７８１９７９回路の駆動バッフ
ァのＰチャネルＭＯ８トランジスタとＮチャネルＭＯＳ
トランジスタの相対的なオン抵抗の比を大きくしている
のであり、ＰチャネルＭＯ８トランジスタのオン抵抗が
ＮチャネルＭＯＳトランジスタに対して大きいために、
出力Ｈブリッジ回路のＭＯＳトランジスタのゲートを充
電する時間が放電時間に対して長くなる効果がある。以
上のことを図面を使って説明する。第６図に、第５図の
従来技術の回路と本発明の回路との出力７７７７８１９
７９回路のＭＯＳトランジスタのケート波形の違いを示
す。本発明の回路は、従来技術の回路に比べて立ち下り
が速く、立ち上りが遅くなるので、出力７７７７８１９
７９回路の電源側のＭＯＳトランジスタと接地端子側の
ＭＯＳトランジスタの両方がオンしている時間τが短く
なっていることがわかる。（τ２くτ１）以上に述べた
ことにより貫通電流を低減させることができる。この効
果は出力７７７７８１９７９回路を構成するＭＯＳトラ
ンジスタのＶＴ値を高くすることにより更に良くなる。
次に本発明の回路と従来技術の回路との貫通電流の比較
を行う。第３図は従来回路の場合であり、内部入力端子
のレベレを変化させると、図に示すような貫通電流が流
れ斜線で示した電力が消費される。
を行う。第３図は従来回路の場合であり、内部入力端子
のレベレを変化させると、図に示すような貫通電流が流
れ斜線で示した電力が消費される。
力木発明の回路における貫通電流を示したのが第４図で
あり、ゲートの立ち上り時間が立ち下り時間に対して長
くなった分、貫通電流が少なくなり、電力消費も第３図
に比べて非常に小さくなる。
あり、ゲートの立ち上り時間が立ち下り時間に対して長
くなった分、貫通電流が少なくなり、電力消費も第３図
に比べて非常に小さくなる。
第２図は本発明の実施例２の回路図である。動作は実施
例１の回路と同様であるが、この場合は出力ハッファＨ
ブリッジ回路を構成するＭＯＳ）ランシスタがＤＭＯ８
トランジスタで構成されている。ＤＭＯ８トランジスタ
を使用する場合でも、十分に貫通電流を防止でき、通常
のＭＯＳ）ランシスタと同等の効果がある。
例１の回路と同様であるが、この場合は出力ハッファＨ
ブリッジ回路を構成するＭＯＳ）ランシスタがＤＭＯ８
トランジスタで構成されている。ＤＭＯ８トランジスタ
を使用する場合でも、十分に貫通電流を防止でき、通常
のＭＯＳ）ランシスタと同等の効果がある。
以上説明したように本発明は、出力バッファＨフリッジ
回路を駆動する、前段のバッファのＰチャネルＭＯ３ト
ランジスタと、ＮチャネルＭＯＳトラジスタの相対的な
オン抵抗の比を大きくすることにより出力回路の貫通電
流が流れる時間を短くすることができるので、立ち上が
り及び立ち下がり時間の大きな入力信号に対しても消費
電力の増加を防ぐことができ、また、貫通電流によって
起こる電源端子やグランド端子に発生するスパイクノイ
ズを低減できる効果がある。
回路を駆動する、前段のバッファのＰチャネルＭＯ３ト
ランジスタと、ＮチャネルＭＯＳトラジスタの相対的な
オン抵抗の比を大きくすることにより出力回路の貫通電
流が流れる時間を短くすることができるので、立ち上が
り及び立ち下がり時間の大きな入力信号に対しても消費
電力の増加を防ぐことができ、また、貫通電流によって
起こる電源端子やグランド端子に発生するスパイクノイ
ズを低減できる効果がある。
は従来回路の貫通電流を示す図、第４図は本発明の回路
の貫通電流を示す図、第５図は従来の技術の回路図、第
６図は出力７７７７８１９７９回路のＭＯＳトランジス
タのゲート電圧波形図である。
の貫通電流を示す図、第５図は従来の技術の回路図、第
６図は出力７７７７８１９７９回路のＭＯＳトランジス
タのゲート電圧波形図である。
１・・・・・・入力端子、２・・・・・・電源端子ｌ、
３・・・・・・接地端子、４・・・・・・電源端子２．
５・・・・・・第ｌＭＯＳトランジスタ、６・・・・・
第２Ｍ０８）ランシスタ、７・・・・・第３Ｍ０３トラ
ンジスタ、８・・・・・第４Ｍ０Ｓトランジスタ、９・
・・・・・出力端子１．１０・・・・・出力端子２．１
１・・・・・・内部入力端子１．１２・・・・内部入力
端子２．１３・・・・・・内部入力端子３．１４９６．
。
３・・・・・・接地端子、４・・・・・・電源端子２．
５・・・・・・第ｌＭＯＳトランジスタ、６・・・・・
第２Ｍ０８）ランシスタ、７・・・・・第３Ｍ０３トラ
ンジスタ、８・・・・・第４Ｍ０Ｓトランジスタ、９・
・・・・・出力端子１．１０・・・・・出力端子２．１
１・・・・・・内部入力端子１．１２・・・・内部入力
端子２．１３・・・・・・内部入力端子３．１４９６．
。
内部入力端子４．１５・・・・・・ＣＭＯＳインバータ
１．１６・・・・・・ＣＭＯＳインバータ２，１７・・
・・・・コントロール回路。
１．１６・・・・・・ＣＭＯＳインバータ２，１７・・
・・・・コントロール回路。
代理人 弁理士 内 原 晋
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例を示す回路図、第３図８／圓 第３胆 第４図 ！ ｌ＃１ｔｎｓノ ８ｔＦＩＩＩ（ｙｂ） 第 聞
明の第２の実施例を示す回路図、第３図８／圓 第３胆 第４図 ！ ｌ＃１ｔｎｓノ ８ｔＦＩＩＩ（ｙｂ） 第 聞
Claims (1)
- 【特許請求の範囲】 １）出力バッファＨブリッジ回路と、それを駆動するバ
ッファ回路を出力回路としていて、貫通電流を低減する
ことを特徴とする半導体装置。 ２）出力バッファＨブリッジ回路は、ＮチャネルＭＯＳ
トランジスタ４個で構成され、それは第１のＭＯＳトラ
ンジスタのドレインが電源端子、ソースが出力端子１に
接続され、第２のＭＯＳトランジスタのドレインが出力
端子、ソースが接地端子に接続され、第３のＭＯＳトラ
ンジスタのドレインが電源端子、ソースが出力端子２に
接続され、第４のＭＯＳトランジスタのドレインが出力
端子２、ソースが接地端子に接続され、第１のＭＯＳト
ランジスタと第４のＭＯＳトランジスタのゲート端子を
共通の入力端子１とし、第２のＭＯＳトランジスタと第
３のＭＯＳトランジスタのゲート端子を共通の入力端子
２とし、出力端子１と出力端子２の間に負荷を接続する
出力回路であり、出力回路を駆動するバッファ回路は、
ＰチャネルＭＯＳトランジスタ１個とＮチャネルＭＯＳ
トランジスタ１個で構成されるＣＭＯＳインバータを２
個使用し、それぞれの出力端子を出力バッファＨブリッ
ジ回路の入力端子１、入力端子２に接続し、ＣＭＯＳイ
ンバータのＰチャネルＭＯＳトランジスタと、Ｎチャネ
ルＭＯＳトランジスタのオン抵抗比を大きくすることに
より貫通電流を低減することを特徴とする請求項１記載
の半導体装置。 ３）出力バッファＨブリッジ回路を構成するＮチャネル
ＭＯＳトランジスタは、２重拡散型ＭＯＳ（ＤＭＯＳ）
トランジスタであり、出力バッファＨブリッジ回路の入
力端子１、および入力端子２の入力電圧は、出力バッフ
ァＨブリッジ回路の電源電圧以上に昇圧されていること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10381990A JPH043512A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10381990A JPH043512A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043512A true JPH043512A (ja) | 1992-01-08 |
Family
ID=14364021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10381990A Pending JPH043512A (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043512A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574815A1 (en) * | 1992-06-18 | 1993-12-22 | Eastman Kodak Company | Bi-directional load current drive circuit |
| JP2010074987A (ja) * | 2008-09-19 | 2010-04-02 | Sanken Electric Co Ltd | Ｄｃ／ａｃコンバータ |
| JP2017055453A (ja) * | 2016-12-09 | 2017-03-16 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 | ||
| JPS61112577A (ja) * | 1984-11-06 | 1986-05-30 | Fuji Electric Co Ltd | 電力変換装置の制御回路 |
-
1990
- 1990-04-19 JP JP10381990A patent/JPH043512A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5060174A (ja) * | 1973-09-26 | 1975-05-23 | ||
| JPS61112577A (ja) * | 1984-11-06 | 1986-05-30 | Fuji Electric Co Ltd | 電力変換装置の制御回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0574815A1 (en) * | 1992-06-18 | 1993-12-22 | Eastman Kodak Company | Bi-directional load current drive circuit |
| JP2010074987A (ja) * | 2008-09-19 | 2010-04-02 | Sanken Electric Co Ltd | Ｄｃ／ａｃコンバータ |
| JP2017055453A (ja) * | 2016-12-09 | 2017-03-16 | セイコーエプソン株式会社 | 回路装置及び電子機器 |
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