JPH04352054A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH04352054A JPH04352054A JP3125935A JP12593591A JPH04352054A JP H04352054 A JPH04352054 A JP H04352054A JP 3125935 A JP3125935 A JP 3125935A JP 12593591 A JP12593591 A JP 12593591A JP H04352054 A JPH04352054 A JP H04352054A
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- Japan
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- transmitted
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＡＮ，ＷＡＮ等の
ネットワークシステムとデータの送受信を行う通信制御
装置に関する。
ネットワークシステムとデータの送受信を行う通信制御
装置に関する。
【０００２】
【従来の技術】一般に、計算機をＬＡＮ，ＷＡＮ等に接
続する場合、その計算機には、各種データ処理を行う中
央処理モジュールの他に、ＬＡＮ等への接続を制御する
ＬＡＮインタフェースモジュールが設けられる。このＬ
ＡＮインタフェースモジュールは、ＣＰＵ、ＤＭＡコン
トローラ、バッファメモリ、およびＬＡＮコントローラ
等から構成されている。
続する場合、その計算機には、各種データ処理を行う中
央処理モジュールの他に、ＬＡＮ等への接続を制御する
ＬＡＮインタフェースモジュールが設けられる。このＬ
ＡＮインタフェースモジュールは、ＣＰＵ、ＤＭＡコン
トローラ、バッファメモリ、およびＬＡＮコントローラ
等から構成されている。
【０００３】このＬＡＮインタフェースモジュールにお
いては、中央処理モジュールから送られた送信対象デー
タはＤＭＡコントローラによってバッファメモリに転送
される。
いては、中央処理モジュールから送られた送信対象デー
タはＤＭＡコントローラによってバッファメモリに転送
される。
【０００４】そして、この転送された送信データは、バ
ッファメモリ上で例えばＭＡＣ（衝突回避制御）方式の
フレームフォーマットに組み立てられ、ＬＡＮコントロ
ーラによってネットワークに送出される。
ッファメモリ上で例えばＭＡＣ（衝突回避制御）方式の
フレームフォーマットに組み立てられ、ＬＡＮコントロ
ーラによってネットワークに送出される。
【０００５】この時、ＭＡＣフレームにはフレームチェ
ックシーケンス（ＦＣＳ）フィールドが付加されている
。このフレームチェックシーケンスはＬＡＮコントロー
ラ１２によって生成されるものであるが、フレームチェ
ックシーケンスを算出するためには送信データのチェッ
クサムの値を求める必要がある。
ックシーケンス（ＦＣＳ）フィールドが付加されている
。このフレームチェックシーケンスはＬＡＮコントロー
ラ１２によって生成されるものであるが、フレームチェ
ックシーケンスを算出するためには送信データのチェッ
クサムの値を求める必要がある。
【０００６】すなわち、ＭＡＣフレームに含まれるフィ
ールドの中でトランスポート層等の上位レイヤで使用さ
れるフィールド（トランポート層ヘッダ、データフィー
ルド）については、そのチェックサムがＣＰＵによって
計算される。この時、ＣＰＵは、チェックサムの対象と
なるデータ（トランポート層ヘッダ、データフィールド
）をすべてバッファメモリから読み出す必要がある。
ールドの中でトランスポート層等の上位レイヤで使用さ
れるフィールド（トランポート層ヘッダ、データフィー
ルド）については、そのチェックサムがＣＰＵによって
計算される。この時、ＣＰＵは、チェックサムの対象と
なるデータ（トランポート層ヘッダ、データフィールド
）をすべてバッファメモリから読み出す必要がある。
【０００７】このように、従来では、ＤＭＡコントロー
ラによってバッファメモリにデータが格納された後、Ｃ
ＰＵがそのデータを読み出してチェックサムを演算する
という処理が必要である。このため、ＣＰＵの負荷が増
大されると共に、そのチェックサムの演算に多くの時間
が費やされる欠点があった。
ラによってバッファメモリにデータが格納された後、Ｃ
ＰＵがそのデータを読み出してチェックサムを演算する
という処理が必要である。このため、ＣＰＵの負荷が増
大されると共に、そのチェックサムの演算に多くの時間
が費やされる欠点があった。
【０００８】
【発明が解決しようとする課題】従来では、チェックサ
ム演算のためにＣＰＵの負荷が増大されると共に、その
チェックサム演算に多くの時間が費やされ、通信処理性
能が低下される欠点があった。
ム演算のためにＣＰＵの負荷が増大されると共に、その
チェックサム演算に多くの時間が費やされ、通信処理性
能が低下される欠点があった。
【０００９】この発明はこのような点に鑑みてなされた
もので、チェックサム演算によるＣＰＵの負荷を低減で
きるようにし、通信処理性能の向上を実現できる通信制
御装置を提供することを目的とする。
もので、チェックサム演算によるＣＰＵの負荷を低減で
きるようにし、通信処理性能の向上を実現できる通信制
御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段および作用】この発明は、
ＣＰＵと、入出力装置とメモリ間のデータ転送を直接的
に行う直接メモリアクセス手段と、前記メモリに格納さ
れた送信対象データを、フレーム検査情報フィールドを
含む所定のフレームフォーマットに組み立ててネットワ
ークに送信する手段とを備えた通信制御装置において、
前記直接メモリアクセス手段は、前記送信対象データを
前記入出力装置から前記メモリに転送する際、前記送信
対象データのチェックサムを算出するチェックサム演算
手段を具備し、前記直接メモリアクセス手段によるチェ
ックサムの演算結果に基づいて前記フレーム検査情報フ
ィールドを生成することを特徴とする通信制御装置。
ＣＰＵと、入出力装置とメモリ間のデータ転送を直接的
に行う直接メモリアクセス手段と、前記メモリに格納さ
れた送信対象データを、フレーム検査情報フィールドを
含む所定のフレームフォーマットに組み立ててネットワ
ークに送信する手段とを備えた通信制御装置において、
前記直接メモリアクセス手段は、前記送信対象データを
前記入出力装置から前記メモリに転送する際、前記送信
対象データのチェックサムを算出するチェックサム演算
手段を具備し、前記直接メモリアクセス手段によるチェ
ックサムの演算結果に基づいて前記フレーム検査情報フ
ィールドを生成することを特徴とする通信制御装置。
【００１１】この通信制御装置においては、直接メモリ
アクセス手段のチェックサム演算手段によって、送信対
象データを前記入出力装置から前記メモリに転送する際
に送信対象データのチェックサムが演算される。このた
め、ＣＰＵがメモリに格納されたデータをチェックサム
演算のために読み出して計算する必要がなくなるので、
ＣＰＵの負荷が軽減され、通信処理性能を向上が図れる
。
アクセス手段のチェックサム演算手段によって、送信対
象データを前記入出力装置から前記メモリに転送する際
に送信対象データのチェックサムが演算される。このた
め、ＣＰＵがメモリに格納されたデータをチェックサム
演算のために読み出して計算する必要がなくなるので、
ＣＰＵの負荷が軽減され、通信処理性能を向上が図れる
。
【００１２】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００１３】図１にはこの発明の通信制御装置の一実施
例としての電子計算機システムが示されている。図１に
おいて、１は中央処理モジュールであり、計算機内のひ
とつのプロセッサを構成する。２は中央処理モジュール
１の全体の制御を司るＣＰＵであり、各種データ処理を
行う。
例としての電子計算機システムが示されている。図１に
おいて、１は中央処理モジュールであり、計算機内のひ
とつのプロセッサを構成する。２は中央処理モジュール
１の全体の制御を司るＣＰＵであり、各種データ処理を
行う。
【００１４】３はメインメモリであり、このメモリ３に
はＣＰＵ２の動作制御プログラム、および処理されるデ
ータ等が格納される。４はシステムバスインタフェース
であり、この計算機内に設けられている各種モジュール
との間のデータ転送を制御する。５はＤＭＡコントロー
ラであり、メモリ３とシステムバスインタフェース４間
のデータ転送を行う。６は、中央処理モジュール１内の
内部バスである。
はＣＰＵ２の動作制御プログラム、および処理されるデ
ータ等が格納される。４はシステムバスインタフェース
であり、この計算機内に設けられている各種モジュール
との間のデータ転送を制御する。５はＤＭＡコントロー
ラであり、メモリ３とシステムバスインタフェース４間
のデータ転送を行う。６は、中央処理モジュール１内の
内部バスである。
【００１５】７はシステムバスであり、計算機内の各種
モジュール間のデータ転送に使用される。８はＬＡＮイ
ンタフェースモジュールであり、計算機同士をＬＡＮを
介して接続するための制御モジュールである。
モジュール間のデータ転送に使用される。８はＬＡＮイ
ンタフェースモジュールであり、計算機同士をＬＡＮを
介して接続するための制御モジュールである。
【００１６】このＬＡＮインタフェースモジュール８に
おいて、９はＬＡＮインタフェースモジュール８全体の
制御を司るＣＰＵである。１０はバッファメモリであり
、ＬＡＮを介して送受信されるデータが格納される。
おいて、９はＬＡＮインタフェースモジュール８全体の
制御を司るＣＰＵである。１０はバッファメモリであり
、ＬＡＮを介して送受信されるデータが格納される。
【００１７】１１はシステムバスインタフェースであり
、ＬＡＮインタフェースモジュール８とこの計算機内の
各種モジュールとの間のデータ転送を制御する。１２は
ＬＡＮコントローラであり、ＬＡＮのメディアを介して
データ（フレーム）の送受信を制御する。１３は、ＬＡ
Ｎインタフェースモジュール８内の内部バスである。 １４は、ＬＡＮのメディアである。
、ＬＡＮインタフェースモジュール８とこの計算機内の
各種モジュールとの間のデータ転送を制御する。１２は
ＬＡＮコントローラであり、ＬＡＮのメディアを介して
データ（フレーム）の送受信を制御する。１３は、ＬＡ
Ｎインタフェースモジュール８内の内部バスである。 １４は、ＬＡＮのメディアである。
【００１８】１５はＤＭＡコントローラであり、バッフ
ァメモリ１０とシステムバスインタフェース１１間のデ
ータ転送を行う。このＤＭＡコントローラ１５にはチェ
ックサム生成部１６が設けられており、このチェックサ
ム生成部１６はＬＡＮ１４への送信データがシステムバ
スインターフェース１１からバッファメモリ１０に転送
される際に、その送信データのチェックサムを算出する
。
ァメモリ１０とシステムバスインタフェース１１間のデ
ータ転送を行う。このＤＭＡコントローラ１５にはチェ
ックサム生成部１６が設けられており、このチェックサ
ム生成部１６はＬＡＮ１４への送信データがシステムバ
スインターフェース１１からバッファメモリ１０に転送
される際に、その送信データのチェックサムを算出する
。
【００１９】このチェックサムの算出は、その送信デー
タがＭＡＣ方式のフレームフォーマットでＬＡＮ１４に
送信される場合においては、上位レイヤで使用されるト
ランポート層ヘッダや、データフィールドについて行わ
れる。図２には、ＭＡＣ方式のフレームフォーマットが
示されている。
タがＭＡＣ方式のフレームフォーマットでＬＡＮ１４に
送信される場合においては、上位レイヤで使用されるト
ランポート層ヘッダや、データフィールドについて行わ
れる。図２には、ＭＡＣ方式のフレームフォーマットが
示されている。
【００２０】このフレームは、宛先アドレスフィールド
（ＤＡ）２０、送信元アドレスフィールド（ＳＡ）２１
、タイプフィールド（ＴＹＰ）２２、宛先サービスアク
セスポイントフィールド（ＤＳＡＰ）２３、送信元サー
ビスアクセスポイント（ＳＳＡＰ）２４、制御フィール
ド（Ｃ）２５、ネットワーク層ヘッダ（Ｎ−ＨＥＡＤ）
２６、トランスポート層ヘッダ（Ｔ−ＨＥＡＤ）２７、
データフィールド（ＤＡＴＡ）２８、およびフレームチ
ェックシーケンスフィールド（ＦＣＳ）２９から構成さ
れている。
（ＤＡ）２０、送信元アドレスフィールド（ＳＡ）２１
、タイプフィールド（ＴＹＰ）２２、宛先サービスアク
セスポイントフィールド（ＤＳＡＰ）２３、送信元サー
ビスアクセスポイント（ＳＳＡＰ）２４、制御フィール
ド（Ｃ）２５、ネットワーク層ヘッダ（Ｎ−ＨＥＡＤ）
２６、トランスポート層ヘッダ（Ｔ−ＨＥＡＤ）２７、
データフィールド（ＤＡＴＡ）２８、およびフレームチ
ェックシーケンスフィールド（ＦＣＳ）２９から構成さ
れている。
【００２１】宛先アドレスフィールド（ＤＡ）２０は、
ＭＡＣ層におけるフレーム送信先を指定する。送信元ア
ドレスフィールド（ＳＡ）２１は、ＭＡＣ層におけるフ
レームの送信元を指定する。
ＭＡＣ層におけるフレーム送信先を指定する。送信元ア
ドレスフィールド（ＳＡ）２１は、ＭＡＣ層におけるフ
レームの送信元を指定する。
【００２２】タイプフィールド（ＴＹＰ）２２はフレー
ムのタイプを指定する。宛先サービスアクセスポイント
フィールド（ＤＳＡＰ）２３は、ＬＬＣ（Ｌｏｇｉｃａ
ｌ ＬｉｎｋＣｏｎｔｒｏｌ）層の宛先サービスアク
セスポイントを指定する。
ムのタイプを指定する。宛先サービスアクセスポイント
フィールド（ＤＳＡＰ）２３は、ＬＬＣ（Ｌｏｇｉｃａ
ｌ ＬｉｎｋＣｏｎｔｒｏｌ）層の宛先サービスアク
セスポイントを指定する。
【００２３】送信元サービスアクセスポイント（ＳＳＡ
Ｐ）２４は、ＬＬＣ層の送信元サービスアクセスポイン
トを指定する。制御フィールド（Ｃ）２５は、ＬＬＣ層
の制御に使用される。
Ｐ）２４は、ＬＬＣ層の送信元サービスアクセスポイン
トを指定する。制御フィールド（Ｃ）２５は、ＬＬＣ層
の制御に使用される。
【００２４】ネットワーク層ヘッダ（Ｎ−ＨＥＡＤ）２
６は、ネットワーク層におけるフレーム制御に使用され
る。トランスポート層ヘッダ（Ｔ−ＨＥＡＤ）２７は、
トランスポート層におけるフレーム制御に使用される。
６は、ネットワーク層におけるフレーム制御に使用され
る。トランスポート層ヘッダ（Ｔ−ＨＥＡＤ）２７は、
トランスポート層におけるフレーム制御に使用される。
【００２５】データフィールド（ＤＡＴＡ）２８は、セ
ッション層以上のフレームが格納される。フレームチェ
ックシーケンスフィールド（ＦＣＳ）２９は、ＭＡＣフ
レームの誤り制御に使用される。
ッション層以上のフレームが格納される。フレームチェ
ックシーケンスフィールド（ＦＣＳ）２９は、ＭＡＣフ
レームの誤り制御に使用される。
【００２６】このＭＡＣフレームにおいて、トランスポ
ート層ヘッダ（Ｔ−ＨＥＡＤ）２７およびデータフィー
ルド（ＤＡＴＡ）２８のチェックサムは、ＤＭＡコント
ローラ１５のチェックサム生成部１６によって算出され
る。図３にはＤＭＡコントローラ１５の具体的構成の一
例が示されている。
ート層ヘッダ（Ｔ−ＨＥＡＤ）２７およびデータフィー
ルド（ＤＡＴＡ）２８のチェックサムは、ＤＭＡコント
ローラ１５のチェックサム生成部１６によって算出され
る。図３にはＤＭＡコントローラ１５の具体的構成の一
例が示されている。
【００２７】図において、３１はＩ／Ｏバッファであり
、転送データの入力に使用される。３２はアドレス制御
部であり、転送データが格納されるべきバッファメモリ
１０上のアドレスを制御する。
、転送データの入力に使用される。３２はアドレス制御
部であり、転送データが格納されるべきバッファメモリ
１０上のアドレスを制御する。
【００２８】３３はタイミング制御部であり、内部バス
１３の取得／解放、バッファメモリ１０に対するデータ
読み出し／書き込みの制御、システムバスインタフェー
ス１１に対するデータ読み出し／書き込みの制御等を行
う。
１３の取得／解放、バッファメモリ１０に対するデータ
読み出し／書き込みの制御、システムバスインタフェー
ス１１に対するデータ読み出し／書き込みの制御等を行
う。
【００２９】３４はＣＰＵインタフェース部であり、Ｃ
ＰＵ９からＤＭＡコントローラ１５内のレジスタへのア
クセスを制御する。３５はフレームチェック演算部であ
り、ＤＭＡ転送中に転送データを取り込み、そのチェッ
クサムを計算し、その結果を内部レジスタに保持する。
ＰＵ９からＤＭＡコントローラ１５内のレジスタへのア
クセスを制御する。３５はフレームチェック演算部であ
り、ＤＭＡ転送中に転送データを取り込み、そのチェッ
クサムを計算し、その結果を内部レジスタに保持する。
【００３０】３６はフレームチェック演算制御部であり
、転送データの計算対象のデータの先頭アドレスとその
バイト長を保持し、アドレス制御部３２からのアドレス
情報４２及びタイミング制御部３３からのタイミング情
報４３を基に、フレームチェック演算部３５の演算を制
御する。
、転送データの計算対象のデータの先頭アドレスとその
バイト長を保持し、アドレス制御部３２からのアドレス
情報４２及びタイミング制御部３３からのタイミング情
報４３を基に、フレームチェック演算部３５の演算を制
御する。
【００３１】３７はデータバスであり、このデータバス
３７を介してＤＭＡ転送中にフレームチェック演算のた
めにＤＭＡコントローラ１５内にデータが取り込まれる
。３８はアドレス線であり、転送データを格納するため
のバッファメモリ１０上のアドレスを指示する。
３７を介してＤＭＡ転送中にフレームチェック演算のた
めにＤＭＡコントローラ１５内にデータが取り込まれる
。３８はアドレス線であり、転送データを格納するため
のバッファメモリ１０上のアドレスを指示する。
【００３２】３９は制御線であり、バスの取得／解放、
バッファメモリ１０の読み出し／書き込み制御、システ
ムバスインタフェース１１の読み出し／書き込み制御等
に使用される。
バッファメモリ１０の読み出し／書き込み制御、システ
ムバスインタフェース１１の読み出し／書き込み制御等
に使用される。
【００３３】４０はＣＰＵ制御線であり、ＣＰＵ９から
ＤＭＡコントローラ１５の内部レジスタのアクセスを制
御する。４１は内部バスであり、ＤＭＡコントローラ１
５内のデータ転送に使用される。
ＤＭＡコントローラ１５の内部レジスタのアクセスを制
御する。４１は内部バスであり、ＤＭＡコントローラ１
５内のデータ転送に使用される。
【００３４】４２はアドレス情報であり、現在ＤＭＡア
クセス中のメモリアドレスを示す。４３はタイミング情
報であり、データの転送タイミングを示す。４４はフレ
ームチェック演算制御線であり、その演算開始位置およ
び演算範囲を指示するために使用される。次に、図３の
ＤＭＡコントローラ１５の動作を説明する。
クセス中のメモリアドレスを示す。４３はタイミング情
報であり、データの転送タイミングを示す。４４はフレ
ームチェック演算制御線であり、その演算開始位置およ
び演算範囲を指示するために使用される。次に、図３の
ＤＭＡコントローラ１５の動作を説明する。
【００３５】まず、中央処理モジュール１のメインメモ
リ３からＬＡＮインタフェースモジュール８のバッファ
メモリ１０へのデータ転送に際して、通常通りＤＭＡコ
ントローラ１５の設定が行われる。
リ３からＬＡＮインタフェースモジュール８のバッファ
メモリ１０へのデータ転送に際して、通常通りＤＭＡコ
ントローラ１５の設定が行われる。
【００３６】この設定には、バッファメモリ１０上の転
送先アドレス、転送長、転送モード等が含まれる。さら
に、これに加え、チェックサム演算の対象となるバッフ
ァメモリ１０上の先頭アドレス及びバイト数が設定され
る。
送先アドレス、転送長、転送モード等が含まれる。さら
に、これに加え、チェックサム演算の対象となるバッフ
ァメモリ１０上の先頭アドレス及びバイト数が設定され
る。
【００３７】ＤＭＡコントローラ１５は、システムバス
インタフェース１１からのＤＭＡ要求に従い、内部バス
１３の取得を行い、システムバスインタフェース１１の
Ｉ／Ｏポートからデータを読み出すと同時に、バッファ
メモリ１０に書き込む。
インタフェース１１からのＤＭＡ要求に従い、内部バス
１３の取得を行い、システムバスインタフェース１１の
Ｉ／Ｏポートからデータを読み出すと同時に、バッファ
メモリ１０に書き込む。
【００３８】この時、Ｉ／Ｏバッファ３１を通して、転
送データがＤＭＡコントローラ１５内に取り込まれる。 アドレス制御部３２が出力するアドレス情報４２と先に
設定したチェックサム演算対象の先頭アドレスとが一致
すると、フレームチェック演算制御部３６は検出信号を
発生して、フレームチエック演算部３５に演算の開始を
指示する。また、その演算の開始タイミングは、タイミ
ング制御部３３から出力されるタイミング情報４３を基
に制御される。チェックサムの演算は、先に設定したチ
ェックサム対象バイト数の値だけ行なわれ、その結果は
フレームチエック演算部３５内のレジスタに格納される
。
送データがＤＭＡコントローラ１５内に取り込まれる。 アドレス制御部３２が出力するアドレス情報４２と先に
設定したチェックサム演算対象の先頭アドレスとが一致
すると、フレームチェック演算制御部３６は検出信号を
発生して、フレームチエック演算部３５に演算の開始を
指示する。また、その演算の開始タイミングは、タイミ
ング制御部３３から出力されるタイミング情報４３を基
に制御される。チェックサムの演算は、先に設定したチ
ェックサム対象バイト数の値だけ行なわれ、その結果は
フレームチエック演算部３５内のレジスタに格納される
。
【００３９】ＤＭＡ転送後、ＣＰＵ９によりレジスタの
内容が読み出され、チェックサムの値がＣＰＵ９により
認識される。そして、ＣＰＵ９は、ＬＡＮコントローラ
１２と共同して、チェックサムの値からフレームチェッ
クシーケンスフィールド２９を生成し、バッファメモリ
１０上で転送データを図２のフレームフォーマットに組
み立てる。そして、そのフレームは、ＬＡＮコントロー
ラ１２によってＬＡＮ１４に送信される。
内容が読み出され、チェックサムの値がＣＰＵ９により
認識される。そして、ＣＰＵ９は、ＬＡＮコントローラ
１２と共同して、チェックサムの値からフレームチェッ
クシーケンスフィールド２９を生成し、バッファメモリ
１０上で転送データを図２のフレームフォーマットに組
み立てる。そして、そのフレームは、ＬＡＮコントロー
ラ１２によってＬＡＮ１４に送信される。
【００４０】以上のようにこの実施例においては、ＤＭ
Ａコントローラ１５にチェックサム演算のためのチェッ
クサム生成部１６が設けられており、これによって、送
信対象データをバッファメモリ１０にＤＭＡ転送する際
にその送信対象データのチェックサムが同時に演算され
る。
Ａコントローラ１５にチェックサム演算のためのチェッ
クサム生成部１６が設けられており、これによって、送
信対象データをバッファメモリ１０にＤＭＡ転送する際
にその送信対象データのチェックサムが同時に演算され
る。
【００４１】このため、ＣＰＵ９がバッファメモリ１０
に格納されたデータをチェックサム演算のために再度読
み出して計算する必要がなくなるので、ＣＰＵ９の負荷
が軽減され、通信処理性能を向上が図れる。
に格納されたデータをチェックサム演算のために再度読
み出して計算する必要がなくなるので、ＣＰＵ９の負荷
が軽減され、通信処理性能を向上が図れる。
【００４２】なお、ここでは、ＤＭＡコントローラ１５
でチェックサムの演算を行う場合について説明したが、
誤り検出のための他の各種生成多項式に基づく演算をＤ
ＭＡコントローラ１５で行い、その演算結果を誤り検出
情報としてフレーム内に付加することも可能である。ま
た、フレームの特定のフィールドだけでなく全てのフィ
ールドについてのチェックサムの演算をＤＭＡコントロ
ーラ１５で実行することも可能である。
でチェックサムの演算を行う場合について説明したが、
誤り検出のための他の各種生成多項式に基づく演算をＤ
ＭＡコントローラ１５で行い、その演算結果を誤り検出
情報としてフレーム内に付加することも可能である。ま
た、フレームの特定のフィールドだけでなく全てのフィ
ールドについてのチェックサムの演算をＤＭＡコントロ
ーラ１５で実行することも可能である。
【００４３】
【発明の効果】以上詳記したようにこの発明によれば、
チェックサム演算によるＣＰＵの負荷を低減できるよう
なり、通信処理性能の向上を実現できる。
チェックサム演算によるＣＰＵの負荷を低減できるよう
なり、通信処理性能の向上を実現できる。
【図１】この発明の一実施例に係る通信制御装置の構成
を示すブロック図。
を示すブロック図。
【図２】同実施例の通信制御装置で生成されるフレーム
フォーマットを示す図。
フォーマットを示す図。
【図３】同実施例の通信制御装置に設けられたＤＭＡコ
ントローラの具体的な構成の一例を示すブロック図。
ントローラの具体的な構成の一例を示すブロック図。
１…中央処理モジュール、８…ＬＡＮインターフェース
モジュール、９…ＣＰＵ、１０…バッファメモリ、１１
…システムバスインターフェース、１５…ＤＭＡコント
ローラ、３５…フレームチェック演算部、３６…演算制
御部。
モジュール、９…ＣＰＵ、１０…バッファメモリ、１１
…システムバスインターフェース、１５…ＤＭＡコント
ローラ、３５…フレームチェック演算部、３６…演算制
御部。
Claims (2)
- 【請求項１】 ＣＰＵと、入出力装置とメモリ間のデ
ータ転送を直接的に行う直接メモリアクセス手段と、前
記メモリに格納された送信対象データを、フレーム検査
情報フィールドを含む所定のフレームフォーマットに組
み立ててネットワークに送信する手段とを備えた通信制
御装置において、前記直接メモリアクセス手段は、前記
送信対象データを前記入出力装置から前記メモリに転送
する際、前記送信対象データのチェックサムを算出する
演算手段を具備し、前記直接メモリアクセス手段による
演算結果に基づいて前記フレーム検査情報フィールドを
生成することを特徴とする通信制御装置。 - 【請求項２】 ＣＰＵと、入出力装置とメモリ間のデ
ータ転送を直接的に行う直接メモリアクセス手段と、前
記メモリに格納された送信対象データを、所定のフレー
ムフォーマットに組み立ててネットワークに送信する手
段とを備えた通信制御装置において、前記直接メモリア
クセス手段は、前記送信対象データを前記入出力装置か
ら前記メモリに転送する際、前記送信対象データに誤り
検出情報を付与するために所定の生成多項式に従った演
算を行う演算手段を具備し、前記直接メモリアクセス手
段による演算結果を前記誤り検出情報として前記フレー
ムに格納することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125935A JPH04352054A (ja) | 1991-05-29 | 1991-05-29 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3125935A JPH04352054A (ja) | 1991-05-29 | 1991-05-29 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352054A true JPH04352054A (ja) | 1992-12-07 |
Family
ID=14922608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3125935A Pending JPH04352054A (ja) | 1991-05-29 | 1991-05-29 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352054A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195240A (ja) * | 2007-03-16 | 2007-08-02 | Sanyo Electric Co Ltd | パケット処理装置、通信装置 |
| JP2008109473A (ja) * | 2006-10-26 | 2008-05-08 | Canon Inc | データ処理装置及び方法 |
| US7428690B2 (en) | 2003-09-26 | 2008-09-23 | Renesas Technology Corp. | Packet communication apparatus |
| JP2008283394A (ja) * | 2007-05-09 | 2008-11-20 | Matsushita Electric Ind Co Ltd | 通信装置及び通信用集積回路 |
| WO2009125664A1 (ja) * | 2008-04-08 | 2009-10-15 | 株式会社日立製作所 | 通信プロトコル処理回路及び通信プロトコル処理方法ならびに通信端末 |
| US7843968B2 (en) | 2002-09-30 | 2010-11-30 | Sanyo Electric Co., Ltd. | Communication apparatus and applications thereof |
| JP2019201249A (ja) * | 2018-05-14 | 2019-11-21 | キヤノン株式会社 | 通信装置、通信装置の制御方法、およびプログラム |
-
1991
- 1991-05-29 JP JP3125935A patent/JPH04352054A/ja active Pending
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