JPH04352244A - 電子装置の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体試験装置などの
電子装置の制御回路に関し、特にトラップフラグセット
方法の改良に係わる。

【０００２】

【従来の技術】〔１〕まずメインメモリ１上にセットさ
れたシステムプログラムの実行の流れを図３乃至図５に
従って説明する。 （１）　　メモリアドレス演算部５がアドレス値として
１００を出力している所から説明を始める。

【０００３】（２）　　メインメモリアドレス１００の
内容“ＳＵＢ”がメインメモリ１のリードデータとして
出力されこれがインストラクションレジスタ２に取込ま
れる。 （３）　　（２）で取込まれたインストラクションレジ
スタ２の出力はインストラクションデコーダ３に入力さ
れる。このインストラクションデコーダ３の出力として
マイクロプログラムメモリ７のアドレスが出力される。

【０００４】（４）　　インストラクションデゴータ３
の出力はマクチプレクサ４の０側の入力端子に接続され
ており、通常このマルチプレクサ４は０側が選択される
。 従ってマルチプレクサ４はこの例では“ＳＵＢ”を実現
しているマクロプログラムメモリのアドレス０を出力す
る。 （５）　　マイクロプログラムメモリの０番地には、“
ＳＵＢ”のインストラクションを実現するために各ハー
ドウェアをコントロールするコントロールコードが記述
されている。このコントロールコードの一部がメモリア
ドレス演算部５へ渡される。

【０００５】（６）　　メモリアドレス演算部５は（５
）で渡されたコントロールコードにより現在指している
メインメモリアドレス値１００に、（２）で取込んだイ
ンストラクションレジスタ２の内容である“ＳＵＢ”の
インストラクションの内“ＳＵＢ”自身のインストラク
ションのサイズ情報２を加算して１０２という値を出力
する。

【０００６】（７）　　（６）の結果メモリアドレス演
算部５の出力は１０２になり、メインメモリ１のリード
データとしては１０２番値の内容である。“ＡＤＤ”の
インストラクションとなる。 （８）　　以降（２）〜（７）が繰り返されて、メイン
メモリ１上のインストラクションを実行していく。 〔２〕次にトラップフラグ発生部６からトラップフラグ
が上がった時の動作の流れについて説明する。

【０００７】（１）　　通常はマルチプレクサ４の出力
は０側が選択されるため、インストラクションをデコー
ドして得たマイクロプログラムメモリ７のアドレスであ
るが、トラップフラグ発生部６からトラップフラグが上
がると、このフラグによりマルチプレクサ４は１側が選
択されマルチプレクサ４の出力は２００になる。

【０００８】（２）　　従ってマイクロプログラムメモ
リ７のアドレスは２００となり、マイクロプログラムメ
モリ７の２００番地から記述されているトラップ処理に
関するプログラムが実行される。以降このプログラムに
よる実行の流れを説明する。 （２−１）　　マイクロプログラムメモリ７からメモリ
アドレス演算部５へ渡されているコントロールコードと
してメモリアドレス演算部５の出力として０を出力させ
るコードが渡されメモリアドレス演算部５の出力は０と
なる。

【０００９】（２−２）　　メインメモリ１の０番地に
はプログラムＡの光頭アドレスを示す値６０が記述され
ており、この６０という値がメモリのリードデータとし
てメモリリードデータレジスタ１０に取込まれる。 （２−３）　　（２−２）で取り込まれた６０という値
はメモリアドレス演算部５に渡され、メモリアドレス演
算部５の出力は６０となる。

【００１０】（２−４）　　メインメモリアドレスの値
が６０となり、メインメモリ１の６０番地から記述され
ているプログラムＡ、つまりトラップ処理プログラムが
実行されていくことになる。メインメモリ１上に記述さ
れているプログラムの実行は〔１〕で説明した流れで行
われる。

【００１１】（３）　　メインメモリ１上のプログラム
Ａが実行されるということは、例えばプログラムＡで記
述してあるインストラクション“ａｂｃ”が〔１〕の流
れに沿って実行される。従ってインストラクション“ａ
ｂｃ”を実現しているマイクロプログラムメモリ１上の
インストラクション“ａｂｃ”の処理プログラムが実行
される。これによってマイクロプログラムメモリ７から
ＣＲＴｉ／Ｆ８へコントロールコードが渡され、ＣＲＴ
ｉ／Ｆ（ＣＲＴインターフェース）８はＣＲＴ９へ文字
を出力させる。システムの利用者はＣＲＴに出力された
文字（メッセージ）を見てトラップが発生した事を知る
ことができる。 〔３〕今までトラップを例に上げて説明してきたがここ
でトラップとインタラプトの違いについて説明する。

【００１２】通常トラップは即応できることを目的とし
ていつでも受け付けられる様にしている。即ち、マイク
ロプログラムメモリ７上のマイクロプログラムの各ステ
ップ単位で受け付けられる。この場合の問題点としては
１つのインストラクションの動きを記述している複数ス
テップのマイクロプログラムの途中でトラップにより別
の処理プログラムを実行するわけだから、この別処理プ
ログラムの実行終了後、またさきほどのマイクロプログ
ラムを再開しようとしても、途中までの情報が残ってい
ないので再開できない。

【００１３】これに対し、インタラプトは中断されたプ
ログラムを再開することを考えて、各インストラクショ
ンの切れ目、即ち各インストラクションの動きを記述し
ている複数ステップのマイクロプログラムの最後でのみ
受け付ける様にしている。例えばインストラクションＡ
を記述しているマイクロプログラムが■〜■の５ステッ
プで記述されているとしたら、トラップは■〜■の全ス
テップで、インタラプトはステップ■の所のみでマルチ
プレクサ４は受け付ける。“受け付ける”というのはマ
ルチプレクサ４からトラップ／インタラプト／一般のイ
ンストラクションに対応したマイクロプログラムメモリ
７のアドレスが出力されることを意味する。

【００１４】インタラプトフラグが上がった時も受け付
けのタイミングを除いて動作の流れは同じで、インタラ
プトフラグによりマルチプレクサ４は２側が選択され、
以降トラップの時と同様の動きを経てメインメモリ１上
のインタラプト処理プログラムが実行される。通常時／
トラップフラグ発生時／インタラプトフラグ発生時のタ
イミングについて図６を参照して簡単に説明する。

【００１５】通常は図６Ａの様に“ＳＵＢ”の全３ステ
ップ終了後次の“ＡＤＤ”の■ステップが始まる。トラ
ップフラグが上がった時は、“ＳＵＢ”の途中、図６Ｂ
の例では■ステップの後すぐにトラップ処理の■ステッ
プが始まる。インタラプトの場合トラップフラグと同じ
時にインタラプトフラグが上がってもインタラプト処理
の■ステップは図６Ｃに示すように“ＳＵＢ”の全ステ
ップ■〜■が終了後に始まる。

【００１６】従来のトラップフラグ発生部６は図７に示
すように、メインメモリ１のリードデータをトラップフ
ラグ発生回路６ａに入力し、その出力、つまりトラップ
信号をフリップフロップ回路（以下Ｆ／Ｆと言う）６ｂ
のデータ入力端子に供給する。トラップフラグ発生回路
６ａは例えばパリティチェック回路であり、パリティエ
ラーを検出すると直ちにトラップ信号を発生する。Ｆ／
Ｆ６ｂはトラップ信号ｃが入力されるとクロック端子Ｃ
Ｋのクロックｂ（図Ｂのｂ；図７Ｂａのマイクロプログ
ラムの各ステップ毎に発生する）に同期してＱ出力の極
性がＬ（低レベル）よりＨ（高レベル）に反転して、ト
ラップフラグｄ（図７Ｂｄ）が発生され、セレクト信号
発生器１０へ供給される。

【００１７】

【発明が解決しようとする課題】メインメモリ１に書込
まれたシステムプログラムのデバック時にトラップフラ
グが上ると、既に述べたようにメインメモリ１に書込ま
れたインストラクションの処理を記述している複数ステ
ップのマイクロプログラムの途中でトラップ処理プログ
ラムが実行される。しかしトラップ処理プログラムの実
行終了後、中断されたさきほどのマイクロプログラムを
再開しようとしても、途中までの情報が残っていないの
で再開できない。トラップの発生原因を調べプログラム
又はハードウェアを修正した後、インストラクションの
始めからやり直さねばならない。プログラムのデバック
時にはトラッププラグの上る頻度が通常の場合（システ
ム稼働時）と比較して極めて多く、またトラップ処理プ
ログラムを緊急に実行する必要性は少いので、このよう
な中断ははなはだ不便である。この発明の目的は、デバ
ック時にはトラップフラグをインタラプトと同様に、イ
ンストラクションの処理を記述しているマイクロプログ
ラムの全ステップ終了後に上げるようにトラップフラグ
発生部６等を改良して、トラップ処理プログラム実行後
のメインプログラムの再開を容易にし、プログラムデバ
ック作業効率を向上させようとするものである。

【００１８】

【課題を解決するための手段】（１）メインメモリと、
そのメインメモリに書込まれたシステムプログラム、ト
ラップ処理プログラム及びインタラプト処理プログラム
の各インストラクションの処理プログラムが格納されて
いるマイクロプログラムメモリと、前記メインメモリに
書込まれているシステムプログラムの複数のインストラ
クションのリードデータを順次格納するインストラクシ
ョンレジスタと、そのインストラクションレジスタの出
力をデコードし、前記システムプログラムの各インスト
ラクションの処理プログラムのマイクロプログラムメモ
リ上のアドレスを出力するインストラクションデコーダ
と、そのインストラクションデコーダより入力されるア
ドレスと別途入力される前記トラップ処理プログラム及
びインタラプト処理プログラムの各インストラクション
のマイクロプログラムメモリ上のアドレスとのいずれか
を選択して、前記マイクロプログラムメモリに供給する
マルチプレクサと、前記メインメモリのアドレスを演算
してメインメモリに供給するメモリアドレス演算部と、
トラップフラグ発生部と、インタラプトフラグ発生部と
、前記トラップフラグを入力したとき、前記インタラプ
トフラグを入力したとき及びそれ以外のとき所定のタイ
ミングでそれぞれに対応するセレクト信号を発生して前
記マルチプレクサに供給するセレクト信号発生器とを具
備する電子装置の制御回路において、この発明では、前
記トラップフラグ発生部に、前記メモリアドレス演算部
の出力を入力して使用禁止アドレスであるか否かをチェ
ックし、使用禁止アドレスであるときトラップ信号を発
生するトラップ信号発生回路と、前記マイクロプログラ
ムメモリの各行のアドレス毎（各ステップ毎）に発生す
るクロックと、インストラクション処理プログラムの最
終ステップ以外の各ステップ及び最終ステップの共通の
第１フィールドにそれぞれ書込まれた論理０及び論理１
を読出したデータとの論理和を得るアンドゲートとが設
けられる。

【００１９】また、前記マイクロプログラムメモリの所
定のインストラクション処理プログラムの各ステップの
共通の第２フィールドに書込まれたモードデータ（デバ
ックモードのとき論理１，通常モードのとき論理０）の
読出しデータがセレクト端子に与えられて、デバックモ
ードのとき前記アンドゲートの出力、通常モードのとき
前記クロックを選択するマルチプレクサと、前記トラッ
プ信号発生回路の出力がデータ端子に入力されると、ク
ロック端子に入力される前記マルチプレクサの出力に同
期して出力の極性を反転させることによりトラップフラ
グを発生し、そのトラップフラグを前記セレクト信号発
生器に供給するフリップフロップ回路とが設けられる。

【００２０】（２）前記（１）項のトラップフラグ発生
部の成りに、フリップフロップ回路より成るトラップフ
ラグ発生部を有し、前記マイクロプログラムメモリの各
アドレスと対応する各行の共通なフィールドに書込んだ
トラップ信号（使用済アドレスの行に論理０，未使用ア
ドレスの行に論理１を書込む）の読出しデータを前記フ
リップフロップ回路のデータ入力端子に供給し、前記マ
イクロプログラムメモリの各行のアドレス毎に（各ステ
ップ毎）に発生するクロック信号を前記フリップフロッ
プ回路のクロック端子に入力し、そのフリップフロップ
回路の出力をトラップフラグとして前記セレクト信号発
生器に供給するようにしてもよい。

【００２１】

【実施例】図１に示す様にトラップ信号ｃをセットする
クロックｅとしてマイクロプログラムメモリ７から出力
されるコントロールコードによってコントロールできる
クロックを用意してやることでトラップをインタラプト
の様にして使うことが可能となる。 （ａ）通常モード トラップ信号発生回路６ａが一例としてメインメモリア
ドレスの監視回路である場合を説明する。メインメモリ
アドレス監視回路は図３のメモリアドレス演算部５から
メインメモリ１へ渡されるアドレスデータを監視し、予
め与えておいた比較用のアドレスと比較し、その一致を
検出すると直ちにトラップ信号を上げるもので、通常メ
インメモリ１上でアクセスを許す範囲を設けプログラム
の暴走を防ぐものである。

【００２２】次に動作の流れを説明する。予め与える比
較用のアドレスとして３００をメインメモリアドレス監
視回路６ａに与え、アクセス可能な範囲が２９９番地ま
でだったとすると、従来の技術で説明した様にメモリア
ドレス演算部５の出力は１００からスタートしたとして
順番に進んでゆき、１０６番の“ＳＴ３，ラベル１”（
このインストラクションはレジスタ３の内容をメインメ
モリ１上のラベル１番地に書き込むという動作をする。 ）を実行する時、プログラムのミスで書き込みの対象ア
ドレスであるラベル１番地が３００番地だった場合、メ
モリアドレス演算部５の出力が３００となり、メインメ
モリアドレス監視回路６ａが、予め与えられた３００と
比較し両者の一致によりアクセス禁止領域をアクセスし
ていることを検出してトラップ信号ｃを出力し、クロッ
クｂのタイミングでＦ／Ｆ６ｂよりトラップフラグｄを
出力すれば、“ＳＴ”のインストラクションの実行が途
中で中断しメインメモリ１の３００番地へのデータの書
き込みは実行されずメインメモリ３００番地の内容が破
壊されないですむ。そこで図１のマイクロプログラムメ
モリ７のフィールド２を通常モードとして全部０で記述
しておくと、フィールド２の出力が接続されているマル
チプレクサ６ｃのセレクト信号入力は０となり０側すな
わちマイクロプログラムの各ステップ毎に出るクロック
ｂが選ばれる。これにより“ＳＴ”インストラクション
の実行の途中でトラップフラグが上がり“ＳＴ”インス
トラクションの実行は中断される。 （ｂ）デバックモード 次に、中断された残りのマイクロプログラムの処理を実
行させ実際にメインメモリ１の３００番地にデータを書
き込ませ、どんな値を書こうとしていたかをデバック中
に確認したい時、デバックモードとしてマイクロプログ
ラムメモリ７のフィールド２の所に１を記述してマルチ
プレクサ６ｃのセレクトを１側とする。するとクロック
ｂはアンド回路６ｄでゲートされているため、このゲー
トをコントロールしているマイクロプログラムメモリ７
のフィールド１によってコントロールできる。即ち、ト
ラップフラグを上げてもいい所、この場合“ＳＴ”のイ
ンストラクションを記述しているマイクロプログラムの
終りのステップ■のフィールド１に１を記述してやるこ
とでステップ■中にしかトラップフラグは上がらなくな
る。従って“ＳＴ”のインストラクションは全ステップ
実行できる。 請求項２に対応する実施例 図２に示す様にマイクロプログラムメモリ７の出力をト
ラップフラグ発生部６の入力に接続してやることで、マ
イクロプログラムによってプログラマブルにトラップフ
ラグを上げることを可能とする。こうすることで例えば
、マイクロプログラムメモリ７からトラップ信号として
トラップフラグ発生部６のＦ／Ｆ６ｂに接続されている
フィールド１（１ビット）に、空領域の部分だけ１を記
述しておくと、プログラムが暴走して、正常な動作では
アクセスされることのないマイクロプログラムメモリ７
のアドレスがアクセスされた時トラップフラグｄが上が
り暴走の最初の段階で異常を知ることができる。

【００２３】次に動作の流れを説明する。メインメモリ
１上にプログラムとして、ＳＵＢ，ＳＴ，ＡＤＤと順次
記述されていた場合従来の技術で説明した様にマイクロ
プログラム７のアドレスは図２の場合、“ＳＵＢ”に関
して１００，１０１，１０２、次に“ＳＴ”に関して１
０８，１０９，１１０、次に“ＡＤＤ”に関して１０３
，１０４番地とアクセスされる。この時はこれらのアド
レスのトラップ信号用のフィールドには０が記述されて
いるのでトラップは上がらない。これに対しマイクロプ
ログラムのミス又はハード不良によって、例えば１００
，１０１，１０２／１０７番地がアクセスされたとする
とこの時は１０７番地のトラップ信号用のフィールドに
は、１が記述されているためトラップとなりトラップ処
理に移行し、期待していないマイクロプログラムメモリ
７のアドレスがアクセスされたのを知ることができる。

【００２４】

【発明の効果】請求項１の発明によれば、通常モードで
は従来と同様のタイミングでトラップフラグを発生する
ことができると共に、デバックモード時には、マイクロ
プログラムメモリの所定のインストラクション処理プロ
グラムの全ステップの終了後においてのみトラップフラ
グを発生するように、つまりトラップフラグをインタラ
プトフラグと同様に機能させることができる。これによ
って前記インストラクション処理プログラムの途中のス
テップでプログラムの実行が中断されることがないので
、トラップ処理後のプログラムの再開が容易となり、プ
ログラムデバック作業効率を著しく向上できる。

【００２５】請求項２の発明によれば、プログラムのミ
ス又はハードウェアの不良によってマイクロプログラム
メモリの正常な動作ではアクセスされることのないアド
レスがアクセスされた場合に、直ちにトラップフラグを
発生させ、異常を早期に発見できる。この場合も各イン
ストラクション処理プログラムの途中で中断していない
ので、プログラムの再開が容易となる。

【図面の簡単な説明】

【図１】請求項１に対応する実施例の要部を示すブロッ
ク図。

【図２】請求項２に対応する実施例の要部を示すブロッ
ク図。

【図３】電子装置の制御回路の要部を示すブロック図。

【図４】図３のメインメモリ１に格納されたプログラム
の一例を示す図。

【図５】図３のマイクロプログラムメモリ７に格納され
たマイクロプログラムの一例を示す図。

【図６】図５のマイクロプログラムメモリ７のタイムチ
ャート。

【図７】Ａは図３のトラップフラグ発生部６の従来の構
成を示すブロック図、ＢはＡのタイムチャート。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メインメモリと、そのメインメモリに
   書込まれたシステムプログラム、トラップ処理プログラ
   ム及びインタラプト処理プログラムの各インストラクシ
   ョンの処理プログラムが格納されているマイクロプログ
   ラムメモリと、前記メインメモリに書込まれているシス
   テムプログラムの複数のインストラクションのリードデ
   ータを順次格納するインストラクションレジスタと、そ
   のインストラクションレジスタの出力をデコードし、前
   記システムプログラムの各インストラクションの処理プ
   ログラムのマイクロプログラムメモリ上のアドレスを出
   力するインストラクションデコーダと、そのインストラ
   クションデコーダより入力されるアドレスと別途入力さ
   れる前記トラップ処理プログラム及びインタラプト処理
   プログラムの各インストラクションのマイクロプログラ
   ムメモリ上のアドレスとのいずれかを選択して、前記マ
   イクロプログラムメモリに供給するマルチプレクサと、
   前記メインメモリのアドレスを演算してメインメモリに
   供給するメモリアドレス演算部と、トラップフラグ発生
   部と、インタラプトフラグ発生部と、トラップフラグを
   入力したとき、インタラプトフラグを入力したとき及び
   それ以外のとき所定のタイミングでそれぞれに対応する
   セレクト信号を発生して前記マルチプレクサに供給する
   セレクト信号発生器とを具備する電子装置の制御回路に
   おいて、前記トラップフラグ発生部は、前記メモリアド
   レス演算部の出力を入力して使用禁止アドレスであるか
   否かをチェックし、使用禁止アドレスであるときトラッ
   プ信号を発生するトラップ信号発生回路と、前記マイク
   ロプログラムメモリの各行のアドレス毎（各ステップ毎
   ）に発生するクロックと、インストラクション処理プロ
   グラムの最終ステップ以外の各ステップ及び最終ステッ
   プの共通の第１フィールドにそれぞれ書込まれた論理０
   及び論理１を読出したデータとの論理和を得るアンドゲ
   ートと、前記マイクロプログラムメモリの所定のインス
   トラクション処理プログラムの各ステップの共通の第２
   フィールドに書込まれたモードデータ（デバックモード
   のとき論理１，通常モードのとき論理０）の読出しデー
   タがセレクト端子に与えられて、デバックモードのとき
   前記アンドゲートの出力、通常モードのとき前記クロッ
   クを選択するマルチプレクサと、前記トラップ信号発生
   回路の出力がデータ端子に入力されると、クロック端子
   に入力される前記マルチプレクサの出力に同期して出力
   の極性を反転させることによりトラップフラグを発生し
   、そのトラップフラグを前記セレクト信号発生器に供給
   するフリップフロップ回路とを具備することを特徴とす
   る、電子装置の制御回路。
2. 【請求項２】　　請求項１のトラップフラグ発生部の代
   りに、フリップフロップ回路より成るトラップフラグ発
   生部を有し、前記マイクロプログラムメモリの各アドレ
   スと対応する各行の共通なフィールドに書込んだトラッ
   プ信号（使用済アドレスの行に論理０，未使用アドレス
   の行に論理１を書込む）の読出しデータを前記フリップ
   フロップ回路のデータ入力端子に供給し、前記マイクロ
   プログラムメモリの各行のアドレス毎に（各ステップ毎
   ）に発生するクロック信号を前記フリップフロップ回路
   のクロック端子に入力し、そのフリップフロップ回路の
   出力をトラップフラグとして前記セレクト信号発生器に
   供給することを特徴とする、電子装置の制御回路。