JPH04352466A - Ｒ−２ｒラダー抵抗回路 - Google Patents
Ｒ−２ｒラダー抵抗回路Info
- Publication number
- JPH04352466A JPH04352466A JP12711791A JP12711791A JPH04352466A JP H04352466 A JPH04352466 A JP H04352466A JP 12711791 A JP12711791 A JP 12711791A JP 12711791 A JP12711791 A JP 12711791A JP H04352466 A JPH04352466 A JP H04352466A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- resistance
- semiconductor diffusion
- ladder
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は第１導電型の半導体領
域上に形成された第２導電型の半導体拡散層からなる複
数個の抵抗により構成されるＲ−２Ｒラダー抵抗回路に
関する。
域上に形成された第２導電型の半導体拡散層からなる複
数個の抵抗により構成されるＲ−２Ｒラダー抵抗回路に
関する。
【０００２】
【従来の技術】図５は従来のｎビットのデジタル・アナ
ログ変換器の結線図であり、図６はこのデジタル・アナ
ログ変換器に用いられるＲ−２Ｒラダー抵抗回路の平面
図である。
ログ変換器の結線図であり、図６はこのデジタル・アナ
ログ変換器に用いられるＲ−２Ｒラダー抵抗回路の平面
図である。
【０００３】図５に示すように、基準電圧Ｖｒｅｆ が
印加される入力端子１及び接地（ＧＮＤ）にそれぞれ一
方，他方の切換端子が接続されたｎ個の切換スイッチＳ
１ ，Ｓ２ ，…，Ｓｎ が設けられると共に、抵抗値
がＲの複数個の抵抗からなるＲ−２Ｒラダー抵抗回路２
が設けられてｎビットのデジタル・アナログ変換器が構
成されており、このときＲ−２Ｒラダー抵抗回路２の構
成は以下のようである。
印加される入力端子１及び接地（ＧＮＤ）にそれぞれ一
方，他方の切換端子が接続されたｎ個の切換スイッチＳ
１ ，Ｓ２ ，…，Ｓｎ が設けられると共に、抵抗値
がＲの複数個の抵抗からなるＲ−２Ｒラダー抵抗回路２
が設けられてｎビットのデジタル・アナログ変換器が構
成されており、このときＲ−２Ｒラダー抵抗回路２の構
成は以下のようである。
【０００４】即ち、図５に示すように、抵抗Ｒ０１，Ｒ
０２が直列に接続され、抵抗Ｒ０２が入力端子１に接続
され、抵抗Ｒ０１と出力端子３との間に（ｎ−１）個の
抵抗Ｒ０２，…，Ｒ２ｎ−４，Ｒ２ｎ−２が接続され、
抵抗Ｒ０１と抵抗Ｒ０２の接続点と切換スイッチＳ１の
共通端子との間に抵抗Ｒ１１，Ｒ１２が直列に接続され
て最下位ビット（以下ＬＳＢという）の抵抗値２Ｒの抵
抗ペアが構成され、以下同様にして各ビットの抵抗値２
Ｒの抵抗ペアが構成され、抵抗Ｒ２ｎ−４とＲ２ｎ−２
の接続点と切換スイッチＳ１ の共通端子との間に抵抗
Ｒ（２ｎ−３）１ ，Ｒ（２ｎ−３）２ が直列に接続
されて最上位の１つ下位のビットの抵抗値２Ｒの抵抗ペ
アが構成され、出力端子３と切換スイッチＳｎの共通端
子との間に抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１）２
が直列に接続されて最上位ビット（以下ＭＳＢという
）の抵抗値２Ｒの抵抗ペアが構成され、これら各抵抗に
よりＲ−２Ｒラダー抵抗回路２が構成されている。
０２が直列に接続され、抵抗Ｒ０２が入力端子１に接続
され、抵抗Ｒ０１と出力端子３との間に（ｎ−１）個の
抵抗Ｒ０２，…，Ｒ２ｎ−４，Ｒ２ｎ−２が接続され、
抵抗Ｒ０１と抵抗Ｒ０２の接続点と切換スイッチＳ１の
共通端子との間に抵抗Ｒ１１，Ｒ１２が直列に接続され
て最下位ビット（以下ＬＳＢという）の抵抗値２Ｒの抵
抗ペアが構成され、以下同様にして各ビットの抵抗値２
Ｒの抵抗ペアが構成され、抵抗Ｒ２ｎ−４とＲ２ｎ−２
の接続点と切換スイッチＳ１ の共通端子との間に抵抗
Ｒ（２ｎ−３）１ ，Ｒ（２ｎ−３）２ が直列に接続
されて最上位の１つ下位のビットの抵抗値２Ｒの抵抗ペ
アが構成され、出力端子３と切換スイッチＳｎの共通端
子との間に抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１）２
が直列に接続されて最上位ビット（以下ＭＳＢという
）の抵抗値２Ｒの抵抗ペアが構成され、これら各抵抗に
よりＲ−２Ｒラダー抵抗回路２が構成されている。
【０００５】そして、図５に示す構成のｎビットのデジ
タル・アナログ変換器の各切換スイッチＳ１ 〜Ｓｎは
、デジタルデータの各ビットの“１”，“０”のビット
内容にそれぞれ応じて入力端子１側又は接地側に切り換
わり、そのデジタルデータに応じた電圧値のアナログ信
号が出力端子３から出力される。
タル・アナログ変換器の各切換スイッチＳ１ 〜Ｓｎは
、デジタルデータの各ビットの“１”，“０”のビット
内容にそれぞれ応じて入力端子１側又は接地側に切り換
わり、そのデジタルデータに応じた電圧値のアナログ信
号が出力端子３から出力される。
【０００６】このとき、各切換スイッチＳ１ 〜切換ス
イッチＳｎには、２ｍ−１ （ｍ＝１，２…，ｎ）の重
みがあり、切換スイッチＳ１ の重みは１、切換スイッ
チＳ２ の重みは２、切換スイッチＳｎの重みは２ｎ−
１ となり、これらの切換スイッチＳ１ 〜切換スイッ
チＳｎにそれぞれ接続された抵抗Ｒ１１，Ｒ１２等の各
抵抗ペアも各切換スイッチＳ１ 〜Ｓｎそれぞれと同じ
重みを持つため、デジタル・アナログ変換器の精度はＭ
ＳＢ側の抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１）２
，切換スイッチＳｎに依るところが大きい。
イッチＳｎには、２ｍ−１ （ｍ＝１，２…，ｎ）の重
みがあり、切換スイッチＳ１ の重みは１、切換スイッ
チＳ２ の重みは２、切換スイッチＳｎの重みは２ｎ−
１ となり、これらの切換スイッチＳ１ 〜切換スイッ
チＳｎにそれぞれ接続された抵抗Ｒ１１，Ｒ１２等の各
抵抗ペアも各切換スイッチＳ１ 〜Ｓｎそれぞれと同じ
重みを持つため、デジタル・アナログ変換器の精度はＭ
ＳＢ側の抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１）２
，切換スイッチＳｎに依るところが大きい。
【０００７】ところで、上記したＲ−２Ｒラダー抵抗回
路２は、図６に示すように構成され、第１導電型の半導
体領域（以下抵抗島という）４上に同一方向に同一形状
，同一の大きさで複数の第２導電型の半導体拡散層５が
形成されて各抵抗が構成され、これらの各抵抗が図５に
示すように接続されているが、この場合抵抗島４の各半
導体拡散層５は、左側から右側に向かって順次に上位ビ
ットとなるように各ビットの抵抗ペアとして用いられる
ため、ＬＳＢの抵抗Ｒ１１，Ｒ１２のペアは抵抗島４の
左端付近に、ＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２
ｎ−１）２ のペアは抵抗島４の右端に位置する。
路２は、図６に示すように構成され、第１導電型の半導
体領域（以下抵抗島という）４上に同一方向に同一形状
，同一の大きさで複数の第２導電型の半導体拡散層５が
形成されて各抵抗が構成され、これらの各抵抗が図５に
示すように接続されているが、この場合抵抗島４の各半
導体拡散層５は、左側から右側に向かって順次に上位ビ
ットとなるように各ビットの抵抗ペアとして用いられる
ため、ＬＳＢの抵抗Ｒ１１，Ｒ１２のペアは抵抗島４の
左端付近に、ＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２
ｎ−１）２ のペアは抵抗島４の右端に位置する。
【０００８】そして、デジタル・アナログ変換器では一
般にビット数が多くなと、低電流で高い抵抗比精度が要
求されるため、必然的に各抵抗，即ち各半導体拡散層５
の幅は細く長くなる傾向にあり、ビット数の増大に伴い
、それまでは無視できる程度であった各抵抗それぞれの
幅の較差や拡散較差が次第にデジタル・アナログ変換器
の精度に影響を及ぼすようになる。
般にビット数が多くなと、低電流で高い抵抗比精度が要
求されるため、必然的に各抵抗，即ち各半導体拡散層５
の幅は細く長くなる傾向にあり、ビット数の増大に伴い
、それまでは無視できる程度であった各抵抗それぞれの
幅の較差や拡散較差が次第にデジタル・アナログ変換器
の精度に影響を及ぼすようになる。
【０００９】また、図６に示すように、各抵抗としての
半導体拡散層５は、抵抗島４上に近接して並んで形成さ
れるため、抵抗島４の中央部における半導体拡散層５と
端に位置する半導体拡散層５とを比べた場合、端や端に
近い半導体拡散層５の特に幅の条件が異なり、抵抗値の
較差が大きくなり、従って重みが最も大きく動作上抵抗
比精度が最も要求されるＭＳＢの抵抗Ｒ（２ｎ−１）１
，Ｒ（２ｎ−１）２ のペアが抵抗島４の右端にある
と、上記した抵抗幅の較差の影響により、データが２ｎ
−２ から２ｎ−１ に切り換わる時の精度が極めて悪
くなる。
半導体拡散層５は、抵抗島４上に近接して並んで形成さ
れるため、抵抗島４の中央部における半導体拡散層５と
端に位置する半導体拡散層５とを比べた場合、端や端に
近い半導体拡散層５の特に幅の条件が異なり、抵抗値の
較差が大きくなり、従って重みが最も大きく動作上抵抗
比精度が最も要求されるＭＳＢの抵抗Ｒ（２ｎ−１）１
，Ｒ（２ｎ−１）２ のペアが抵抗島４の右端にある
と、上記した抵抗幅の較差の影響により、データが２ｎ
−２ から２ｎ−１ に切り換わる時の精度が極めて悪
くなる。
【００１０】一方、抵抗島４の左端近くに位置する抵抗
Ｒ１１，Ｒ１２のペアも抵抗幅の較差の影響はあるが、
これらの抵抗ペアは重みが１であるため、デジタル・ア
ナログ変換器の精度にはあまり影響がない。
Ｒ１１，Ｒ１２のペアも抵抗幅の較差の影響はあるが、
これらの抵抗ペアは重みが１であるため、デジタル・ア
ナログ変換器の精度にはあまり影響がない。
【００１１】
【発明が解決しようとする課題】従来のＲ−２Ｒラダー
抵抗回路２では、上記したように、動作上最も抵抗比精
度が必要なＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ
−１）２ のペアが抵抗島４の端に位置し、抵抗幅の較
差がデジタル・アナログ変換器の精度に大きく影響する
ため、抵抗幅を細くすることもできず、却って抵抗幅を
ある程度太くし、その幅に見合う長さにする方が良く、
ビット数の多いデジタル・アナログ変換器等に用いるＲ
−２Ｒラダー抵抗回路として、高精度のものを容易に得
ることが困難であるという問題点があった。
抵抗回路２では、上記したように、動作上最も抵抗比精
度が必要なＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ
−１）２ のペアが抵抗島４の端に位置し、抵抗幅の較
差がデジタル・アナログ変換器の精度に大きく影響する
ため、抵抗幅を細くすることもできず、却って抵抗幅を
ある程度太くし、その幅に見合う長さにする方が良く、
ビット数の多いデジタル・アナログ変換器等に用いるＲ
−２Ｒラダー抵抗回路として、高精度のものを容易に得
ることが困難であるという問題点があった。
【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、ｎビットのデジタル・アナロ
グ変換器等に用いるＲ−２Ｒラダー抵抗回路として、高
精度のものを容易に得られるようにすることを目的とす
る。
るためになされたもので、ｎビットのデジタル・アナロ
グ変換器等に用いるＲ−２Ｒラダー抵抗回路として、高
精度のものを容易に得られるようにすることを目的とす
る。
【００１３】
【課題を解決するための手段】この発明に係るＲ−２Ｒ
ラダー抵抗回路は、第１導電型の半導体領域上に、同一
方向に同一形状，同一の大きさで形成された第２導電型
の半導体拡散層からなる複数個の抵抗により構成される
Ｒ−２Ｒラダー抵抗回路において、前記各半導体拡散層
のうち中央部に位置する前記半導体拡散層を、動作上最
も抵抗比精度が必要な抵抗として用いることを特徴とし
ている。
ラダー抵抗回路は、第１導電型の半導体領域上に、同一
方向に同一形状，同一の大きさで形成された第２導電型
の半導体拡散層からなる複数個の抵抗により構成される
Ｒ−２Ｒラダー抵抗回路において、前記各半導体拡散層
のうち中央部に位置する前記半導体拡散層を、動作上最
も抵抗比精度が必要な抵抗として用いることを特徴とし
ている。
【００１４】
【作用】この発明においては、半導体領域上に形成され
た各半導体拡散層のうち中央部の半導体拡散層を、動作
上最も抵抗比精度が必要な抵抗としたため、抵抗比精度
の必要な抵抗に抵抗幅の較差のない中央部の半導体拡散
層が用いられ、抵抗の幅や形状を特に変える必要もなく
、高精度のＲ−２Ｒラダー抵抗回路が容易に得られ、ビ
ット数の多いデジタル・アナログ変換器に適用した場合
にアナログ出力の精度低下が防止される。
た各半導体拡散層のうち中央部の半導体拡散層を、動作
上最も抵抗比精度が必要な抵抗としたため、抵抗比精度
の必要な抵抗に抵抗幅の較差のない中央部の半導体拡散
層が用いられ、抵抗の幅や形状を特に変える必要もなく
、高精度のＲ−２Ｒラダー抵抗回路が容易に得られ、ビ
ット数の多いデジタル・アナログ変換器に適用した場合
にアナログ出力の精度低下が防止される。
【００１５】
【実施例】図１はこの発明のＲ−２Ｒラダー抵抗回路の
一実施例の平面図、図２は結線図であり、ｎビットのデ
ジタル・アナログ変換器に適用した場合を示す。
一実施例の平面図、図２は結線図であり、ｎビットのデ
ジタル・アナログ変換器に適用した場合を示す。
【００１６】図１において、図６と相違するのは、抵抗
島４の中央を示す図１中の１点鎖線付近の半導体拡散層
５のＭＢＳ側の抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１
）２ ，Ｒ２ｎ−２とし、抵抗島４の右端部の半導体拡
散層５をほぼ中間のビットの抵抗Ｒ２ｍ−２，Ｒ（２ｍ
−１）１ ，Ｒ（２ｍ−１）２ （但し、１＜ｍ＜ｎ）
とし、図６におけるＭＢＳ側の抵抗Ｒ（２ｎ−１）１
，Ｒ（２ｎ−１）２ ，Ｒ２ｎ−２と中間のビットの抵
抗Ｒ２ｍ−２，Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２
を入れ換えたことである。
島４の中央を示す図１中の１点鎖線付近の半導体拡散層
５のＭＢＳ側の抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｎ−１
）２ ，Ｒ２ｎ−２とし、抵抗島４の右端部の半導体拡
散層５をほぼ中間のビットの抵抗Ｒ２ｍ−２，Ｒ（２ｍ
−１）１ ，Ｒ（２ｍ−１）２ （但し、１＜ｍ＜ｎ）
とし、図６におけるＭＢＳ側の抵抗Ｒ（２ｎ−１）１
，Ｒ（２ｎ−１）２ ，Ｒ２ｎ−２と中間のビットの抵
抗Ｒ２ｍ−２，Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２
を入れ換えたことである。
【００１７】ところで、図２は図１のＲ−２Ｒラダー抵
抗回路２を用いたｎビットのデジタル・アナログ変換器
の結線図であり、図５に示すものと同じ構成であり、図
５では図示省略されていた中間のビットの抵抗Ｒ（２ｍ
−１）１ ，Ｒ（２ｍ−１）２ ，Ｒ２ｍ−２，Ｒ２ｍ
−１及び抵抗Ｒ（２ｍ−１）２ に接続された切換スイ
ッチＳｍを図示したものである。
抗回路２を用いたｎビットのデジタル・アナログ変換器
の結線図であり、図５に示すものと同じ構成であり、図
５では図示省略されていた中間のビットの抵抗Ｒ（２ｍ
−１）１ ，Ｒ（２ｍ−１）２ ，Ｒ２ｍ−２，Ｒ２ｍ
−１及び抵抗Ｒ（２ｍ−１）２ に接続された切換スイ
ッチＳｍを図示したものである。
【００１８】このとき、上記したように、切換スイッチ
Ｓｍの重みが２ｍ−１ であるため、抵抗Ｒ（２ｍ−１
）１ ，Ｒ（２ｍ−１）２ のペアも２ｍ−１ の重み
を持つが、ＭＳＢの切換スイッチＳｎ及び抵抗Ｒ（２ｎ
−１）１ ，Ｒ（２ｎ−１）２ の重み２ｎ−１ （ｎ
＞ｍ）に比べるとはるかに小さく、中間のビットの抵抗
Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２ のペアの重み
はＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｍ−１）２
のペアの重みの１／２ｎ−ｍ となるため、中間のビ
ットの抵抗Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２ が
抵抗島４の右端にあっても、抵抗幅の較差によるデジタ
ル・アナログ変換器の精度への影響は無視できる程度で
ある。
Ｓｍの重みが２ｍ−１ であるため、抵抗Ｒ（２ｍ−１
）１ ，Ｒ（２ｍ−１）２ のペアも２ｍ−１ の重み
を持つが、ＭＳＢの切換スイッチＳｎ及び抵抗Ｒ（２ｎ
−１）１ ，Ｒ（２ｎ−１）２ の重み２ｎ−１ （ｎ
＞ｍ）に比べるとはるかに小さく、中間のビットの抵抗
Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２ のペアの重み
はＭＳＢの抵抗Ｒ（２ｎ−１）１ ，Ｒ（２ｍ−１）２
のペアの重みの１／２ｎ−ｍ となるため、中間のビ
ットの抵抗Ｒ（２ｍ−１）１ ，Ｒ（２ｍ−１）２ が
抵抗島４の右端にあっても、抵抗幅の較差によるデジタ
ル・アナログ変換器の精度への影響は無視できる程度で
ある。
【００１９】また、ＬＳＢの抵抗Ｒ０１，Ｒ０２も抵抗
島４の左端に位置するため、上記したように抵抗幅の較
差は大きいが、重みは１であり、ＭＳＢの抵抗Ｒ（２ｎ
−１）１ ，Ｒ（２ｎ−２）２ の重みと比べると１／
２ｎ−１ と極めて小さく、抵抗幅の較差によるデジタ
ル・アナログ変換器の精度への影響は中間ビットの抵抗
の場合よりもさらに少ない。
島４の左端に位置するため、上記したように抵抗幅の較
差は大きいが、重みは１であり、ＭＳＢの抵抗Ｒ（２ｎ
−１）１ ，Ｒ（２ｎ−２）２ の重みと比べると１／
２ｎ−１ と極めて小さく、抵抗幅の較差によるデジタ
ル・アナログ変換器の精度への影響は中間ビットの抵抗
の場合よりもさらに少ない。
【００２０】従って、抵抗島４に並列に形成される各半
導体拡散層５のうち、抵抗幅の較差のない中央部の半導
体拡散層５を、抵抗比精度の最も要求されるＭＳＢの抵
抗としたため、ｎビットのデジタル・アナログ変換器に
おいてデータが２ｎ−２ から２ｎ−１ に切り換わる
時のアナログ出力の精度の低下を防止でき、抵抗の幅や
形状を特に変える必要もなく、高精度のＲ−２Ｒラダー
抵抗回路２を容易に得るこができる。
導体拡散層５のうち、抵抗幅の較差のない中央部の半導
体拡散層５を、抵抗比精度の最も要求されるＭＳＢの抵
抗としたため、ｎビットのデジタル・アナログ変換器に
おいてデータが２ｎ−２ から２ｎ−１ に切り換わる
時のアナログ出力の精度の低下を防止でき、抵抗の幅や
形状を特に変える必要もなく、高精度のＲ−２Ｒラダー
抵抗回路２を容易に得るこができる。
【００２１】つぎに、図３はこの発明の他の実施例の平
面図である。
面図である。
【００２２】図３において、図１と相違するのは、抵抗
島４の中央を示す図３中の１点鎖線下の半導体拡散層５
をＭＳＢの一方の抵抗Ｒ（２ｎ−１）１ とし、この抵
抗Ｒ（２ｎ−１）である半導体拡散層５の左側の半導体
拡散層５を抵抗Ｒ（２ｎ−１）２ とし、右側の半導体
拡散層５を抵抗Ｒ２ｎ−２とし、以下同様にして下位の
ビットの抵抗として、順次に左側，右側の半導体拡散層
５を割り振っていき、最も左端の半導体拡散層５を抵抗
Ｒ０２，最も右端の半導体拡散層５を抵抗Ｒ０１とし、
抵抗島４の中央線に対して重みの重い順に抵抗を左，右
に振り分けて対称に配置し、抵抗に所定の接続を施した
ことであり、この場合も図１の場合と同等の効果を得る
ことができる。
島４の中央を示す図３中の１点鎖線下の半導体拡散層５
をＭＳＢの一方の抵抗Ｒ（２ｎ−１）１ とし、この抵
抗Ｒ（２ｎ−１）である半導体拡散層５の左側の半導体
拡散層５を抵抗Ｒ（２ｎ−１）２ とし、右側の半導体
拡散層５を抵抗Ｒ２ｎ−２とし、以下同様にして下位の
ビットの抵抗として、順次に左側，右側の半導体拡散層
５を割り振っていき、最も左端の半導体拡散層５を抵抗
Ｒ０２，最も右端の半導体拡散層５を抵抗Ｒ０１とし、
抵抗島４の中央線に対して重みの重い順に抵抗を左，右
に振り分けて対称に配置し、抵抗に所定の接続を施した
ことであり、この場合も図１の場合と同等の効果を得る
ことができる。
【００２３】ところで、図４は図３のＲ−２Ｒラダー抵
抗回路２を用いたｎビットのデジタル・アナログ変換器
の結線図であり、図５に示すものと同じ構成であり、図
５では図示省略されていた下位側から２ビット目の抵抗
Ｒ３１，Ｒ３２及び抵抗Ｒ３２に接続された切換スイッ
チＳ２ を図示したものである。
抗回路２を用いたｎビットのデジタル・アナログ変換器
の結線図であり、図５に示すものと同じ構成であり、図
５では図示省略されていた下位側から２ビット目の抵抗
Ｒ３１，Ｒ３２及び抵抗Ｒ３２に接続された切換スイッ
チＳ２ を図示したものである。
【００２４】なお、上記実施例では、Ｒ−２Ｒラダー抵
抗回路をｎビットのデジタル・アナログ変換器に適用し
た場合について説明したが、特にデジタル・アナログ変
換器に限らず、抵抗比を使って電圧検出する場合などに
も適用できるのは勿論である。
抗回路をｎビットのデジタル・アナログ変換器に適用し
た場合について説明したが、特にデジタル・アナログ変
換器に限らず、抵抗比を使って電圧検出する場合などに
も適用できるのは勿論である。
【００２５】
【発明の効果】以上のように、この発明のＲ−２Ｒラダ
ー抵抗回路によれば、半導体領域に形成された各半導体
拡散層のうち中央部の半導体拡散層を、動作上最も抵抗
比精度が必要な抵抗としたため、抵抗の幅や形状を特に
変える必要もなく、高精度のＲ−２Ｒラダー抵抗回路を
容易に得ることができ、ビット数の多いデジタル・アナ
ログ変換器等に適用した場合に高精度のデジタル・アナ
ログ変換器等を提供することが可能となる。
ー抵抗回路によれば、半導体領域に形成された各半導体
拡散層のうち中央部の半導体拡散層を、動作上最も抵抗
比精度が必要な抵抗としたため、抵抗の幅や形状を特に
変える必要もなく、高精度のＲ−２Ｒラダー抵抗回路を
容易に得ることができ、ビット数の多いデジタル・アナ
ログ変換器等に適用した場合に高精度のデジタル・アナ
ログ変換器等を提供することが可能となる。
【図１】この発明のＲ−２Ｒラダー抵抗回路の一実施例
の平面図である。
の平面図である。
【図２】図１の結線図である。
【図３】この発明の他の実施例の平面図である。
【図４】図３の結線図である。
【図５】一般のｎビットデジタル・アナログ変換器の結
線図である。
線図である。
【図６】図５におけるＲ−２Ｒラダー抵抗回路の平面図
である。
である。
２ Ｒ−２Ｒラダー抵抗回路
４ 半導体領域（抵抗島）
５ 半導体拡散層
Claims (1)
- 【請求項１】 第１導電型の半導体領域上に、同一方
向に同一形状，同一の大きさで形成された第２導電型の
半導体拡散層からなる複数個の抵抗により構成されるＲ
−２Ｒラダー抵抗回路において、前記各半導体拡散層の
うち中央部に位置する前記半導体拡散層を、動作上最も
抵抗比精度が必要な抵抗として用いることを特徴とする
Ｒ−２Ｒラダー抵抗回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12711791A JPH04352466A (ja) | 1991-05-30 | 1991-05-30 | Ｒ−２ｒラダー抵抗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12711791A JPH04352466A (ja) | 1991-05-30 | 1991-05-30 | Ｒ−２ｒラダー抵抗回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352466A true JPH04352466A (ja) | 1992-12-07 |
Family
ID=14952031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12711791A Pending JPH04352466A (ja) | 1991-05-30 | 1991-05-30 | Ｒ−２ｒラダー抵抗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223775A (ja) * | 1996-02-19 | 1997-08-26 | Nec Corp | 抵抗素子並びにその複合抵抗体および抵抗回路 |
| JP2009206122A (ja) * | 2008-02-26 | 2009-09-10 | Ricoh Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994918A (ja) * | 1982-11-20 | 1984-05-31 | Mitsubishi Electric Corp | モノリシツク集積回路によるラダ−抵抗型ｄ−ａ変換回路 |
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
-
1991
- 1991-05-30 JP JP12711791A patent/JPH04352466A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994918A (ja) * | 1982-11-20 | 1984-05-31 | Mitsubishi Electric Corp | モノリシツク集積回路によるラダ−抵抗型ｄ−ａ変換回路 |
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09223775A (ja) * | 1996-02-19 | 1997-08-26 | Nec Corp | 抵抗素子並びにその複合抵抗体および抵抗回路 |
| JP2009206122A (ja) * | 2008-02-26 | 2009-09-10 | Ricoh Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6414616B1 (en) | Architecture for voltage scaling DAC | |
| US4638303A (en) | Digital-analog converter | |
| EP0348918B1 (en) | D/A converter | |
| JP3130528B2 (ja) | ディジタル・アナログ変換器 | |
| EP0325378B1 (en) | Digital-to-analog converter | |
| EP1191698A2 (en) | Capacitor-array d/a converter including a thermometer decoder and a capacitor array | |
| GB2069265A (en) | D/a converters | |
| US4896157A (en) | Digital to analog converter having single resistive string with shiftable voltage thereacross | |
| EP0196050B1 (en) | Resistor and electron device employing the same | |
| JPH08213912A (ja) | 等しいレジスタンスの抵抗を備えた抵抗ストリング | |
| JPH0377430A (ja) | Ｄ／ａコンバータ | |
| JPS58198922A (ja) | 半導体集積回路によるｄ／ａ変換回路 | |
| JPH04352466A (ja) | Ｒ−２ｒラダー抵抗回路 | |
| US5977897A (en) | Resistor string with equal resistance resistors and converter incorporating the same | |
| JP2837726B2 (ja) | ディジタル・アナログ変換器 | |
| US4308467A (en) | Electronic circuitry | |
| JPH04150519A (ja) | ディジタル・アナログ変換器 | |
| JP2663845B2 (ja) | デジタル・アナログ変換器 | |
| JPH06268523A (ja) | Ｄ／ａ変換器 | |
| JP2735712B2 (ja) | ディジタル・アナログ変換器 | |
| JP2001127634A (ja) | ディジタル・アナログ変換器 | |
| US5528242A (en) | Flash analog-to-digital converter | |
| JP2616454B2 (ja) | ストリング抵抗型ｄ／ａ変換器 | |
| JPH08213913A (ja) | 分離形成された電圧分配用の抵抗領域を有するディジタル／アナログ変換器 | |
| JPH0846515A (ja) | デジタルアナログ変換装置 |