JPH04352518A - 演算装置 - Google Patents
演算装置Info
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- JPH04352518A JPH04352518A JP3127150A JP12715091A JPH04352518A JP H04352518 A JPH04352518 A JP H04352518A JP 3127150 A JP3127150 A JP 3127150A JP 12715091 A JP12715091 A JP 12715091A JP H04352518 A JPH04352518 A JP H04352518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は誤り訂正用畳み込み符号
のビタビ復号を行うディジタル信号処理プロセッサ内部
の演算装置に関するものである。
のビタビ復号を行うディジタル信号処理プロセッサ内部
の演算装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサ（
以下ＤＳＰと略称する）は、移動体通信分野へのディジ
タルシステム導入の動きに合わせて、携帯電話等への機
器組み込み用途のプロセッサとして注目されている。 このようなディジタル移動通信用音声符号化装置を実現
するためのＤＳＰにおいては、音声の符号化処理等の演
算の他に、誤り訂正処理を行う必要がある。誤り訂正の
手法にはビタビ復号を使用するものがある。
以下ＤＳＰと略称する）は、移動体通信分野へのディジ
タルシステム導入の動きに合わせて、携帯電話等への機
器組み込み用途のプロセッサとして注目されている。 このようなディジタル移動通信用音声符号化装置を実現
するためのＤＳＰにおいては、音声の符号化処理等の演
算の他に、誤り訂正処理を行う必要がある。誤り訂正の
手法にはビタビ復号を使用するものがある。
【０００３】ビタビアルゴリズムは、加算、比較、選択
と言う単純な処理の繰り返しで畳み込み符号の最尤復号
を実現するものである。このビタビ復号では、情報ビッ
ト１ビットに対応する符号化データ（受信系列）を得る
ごとに、その時点での各状態の生き残りパスのメトリッ
クを計算し、更新する。図３は拘束長ｋの畳み込み符号
器において、ある時点における状態Ｓ２ｎ（ｎは正整数
）に対し、一つ前の時点の状態Ｓｎと状態Ｓｎ＋２ｋ−
１から状態遷移を表す２本のパスが延びている様子を示
している。ａ、ｂは状態Ｓｎに入力するパスの出力シン
ボルと受信系列とのハミング距離（ブランチメトリック
）である。パスの選択はまずあらかじめ計算しておいた
各ブランチのメトリックのテーブルから、一つ前の時点
の生き残りパスのそれぞれのメトリックの値に上記ブラ
ンチメトリックを加えることにより各パスの総合のメト
リックを算出する。状態Ｓ２ｎに入力する２本のパスの
メトリックを比較し、ハミング距離の合計が小さいパス
を残し、他は捨てる。ビタビアルゴリズムによる畳み込
み符号の復号は以上のように、ブランチメトリックと一
つ前の時点までの入力に対するパスメトリックとの加算
、メトリックの比較、最適パスの選択。という加算比較
選択演算及びパスメトリックの記憶を、各時系列ごとに
２ｋ−１個の状態に対して行う必要がある。
と言う単純な処理の繰り返しで畳み込み符号の最尤復号
を実現するものである。このビタビ復号では、情報ビッ
ト１ビットに対応する符号化データ（受信系列）を得る
ごとに、その時点での各状態の生き残りパスのメトリッ
クを計算し、更新する。図３は拘束長ｋの畳み込み符号
器において、ある時点における状態Ｓ２ｎ（ｎは正整数
）に対し、一つ前の時点の状態Ｓｎと状態Ｓｎ＋２ｋ−
１から状態遷移を表す２本のパスが延びている様子を示
している。ａ、ｂは状態Ｓｎに入力するパスの出力シン
ボルと受信系列とのハミング距離（ブランチメトリック
）である。パスの選択はまずあらかじめ計算しておいた
各ブランチのメトリックのテーブルから、一つ前の時点
の生き残りパスのそれぞれのメトリックの値に上記ブラ
ンチメトリックを加えることにより各パスの総合のメト
リックを算出する。状態Ｓ２ｎに入力する２本のパスの
メトリックを比較し、ハミング距離の合計が小さいパス
を残し、他は捨てる。ビタビアルゴリズムによる畳み込
み符号の復号は以上のように、ブランチメトリックと一
つ前の時点までの入力に対するパスメトリックとの加算
、メトリックの比較、最適パスの選択。という加算比較
選択演算及びパスメトリックの記憶を、各時系列ごとに
２ｋ−１個の状態に対して行う必要がある。
【０００４】図２は従来の演算装置のブロック図を示す
ものである。図２において、１はプロセッサの命令語や
ビタビ復号における各状態のパスのメトリック（累積計
量）、情報ビット１ビットに対応する符号化データ（受
信系列）の値に対して各パスがとるブランチメトリック
の値のテーブル、各状態における生き残りパスの選択結
果などを記憶する主記憶部、２は主記憶部１に接続され
データの供給や演算結果の格納等を行うバス、１２は算
術論理演算を行う算術論理演算回路である。１０は論理
演算回路１２の左側入力の値を一時記憶するラッチ回路
で６は右側入力の値を一時記憶するラッチ回路、１８と
１９は演算結果を一時記憶するレジスタである。
ものである。図２において、１はプロセッサの命令語や
ビタビ復号における各状態のパスのメトリック（累積計
量）、情報ビット１ビットに対応する符号化データ（受
信系列）の値に対して各パスがとるブランチメトリック
の値のテーブル、各状態における生き残りパスの選択結
果などを記憶する主記憶部、２は主記憶部１に接続され
データの供給や演算結果の格納等を行うバス、１２は算
術論理演算を行う算術論理演算回路である。１０は論理
演算回路１２の左側入力の値を一時記憶するラッチ回路
で６は右側入力の値を一時記憶するラッチ回路、１８と
１９は演算結果を一時記憶するレジスタである。
【０００５】以上のように構成された演算装置について
、１つの受信系列に対して行うビタビ復号の加算比較選
択演算とパス選択信号の記憶の動作について以下のよう
な６つのステップに分けて説明する。
、１つの受信系列に対して行うビタビ復号の加算比較選
択演算とパス選択信号の記憶の動作について以下のよう
な６つのステップに分けて説明する。
【０００６】（１）パスメトリックとブランチメトリッ
クの第１の加算ステップ 図３に示した状態Ｓｎにおけるパスメトリックの値を主
記憶部１からバス２を介してラッチ回路１０に格納し、
ブランチメトリックａの値を同様に主記憶部１からバス
２を介してラッチ回路６に格納する。算術論理演算回路
１２はラッチ回路１０と６の内容の加算を行いレジスタ
１８に格納する。
クの第１の加算ステップ 図３に示した状態Ｓｎにおけるパスメトリックの値を主
記憶部１からバス２を介してラッチ回路１０に格納し、
ブランチメトリックａの値を同様に主記憶部１からバス
２を介してラッチ回路６に格納する。算術論理演算回路
１２はラッチ回路１０と６の内容の加算を行いレジスタ
１８に格納する。
【０００７】（２）パスメトリックとブランチメトリッ
クの第２の加算ステップ 図３に示した状態Ｓｎ＋２ｋ−１におけるパスメトリッ
クの値を主記憶部１からバス２を介してラッチ回路１０
に格納し、ブランチメトリックｂの値を同様に主記憶部
１からバス２を介してラッチ回路６に格納する。算術論
理演算回路１２はラッチ回路１０と６の内容の加算を行
いレジスタ１９に格納する。
クの第２の加算ステップ 図３に示した状態Ｓｎ＋２ｋ−１におけるパスメトリッ
クの値を主記憶部１からバス２を介してラッチ回路１０
に格納し、ブランチメトリックｂの値を同様に主記憶部
１からバス２を介してラッチ回路６に格納する。算術論
理演算回路１２はラッチ回路１０と６の内容の加算を行
いレジスタ１９に格納する。
【０００８】（３）２個の加算結果の減算（大小比較）
ステップ レジスタ１８と１９の内容をそれぞれラッチ回路１０と
６に格納する。算術論理演算回路１２はラッチ回路１０
と６の減算を行う。結果の格納はしない。
ステップ レジスタ１８と１９の内容をそれぞれラッチ回路１０と
６に格納する。算術論理演算回路１２はラッチ回路１０
と６の減算を行う。結果の格納はしない。
【０００９】（４）演算結果の符号判定（選択）ステッ
プ 制御部（図示せず）は（３）の減算結果の符号を判断し
て下記（５）（６）のステップのプログラム制御（分岐
）を行う。
プ 制御部（図示せず）は（３）の減算結果の符号を判断し
て下記（５）（６）のステップのプログラム制御（分岐
）を行う。
【００１０】（５）小であると判定された加算結果の格
納（パスメトリックの更新）ステップ （４）の結果により（３）の減算結果が負であればレジ
スタ１８の内容を主記憶部１に格納する。（３）の減算
結果が正であればレジスタ１９の内容を主記憶部１に格
納する。
納（パスメトリックの更新）ステップ （４）の結果により（３）の減算結果が負であればレジ
スタ１８の内容を主記憶部１に格納する。（３）の減算
結果が正であればレジスタ１９の内容を主記憶部１に格
納する。
【００１１】（６）パス選択信号の記憶ステップ（４）
の結果により（３）の減算結果が負であれば、値″０″
を主記憶部１に格納する。（３）の減算結果が正であれ
ば値″１″を主記憶部１に格納する。
の結果により（３）の減算結果が負であれば、値″０″
を主記憶部１に格納する。（３）の減算結果が正であれ
ば値″１″を主記憶部１に格納する。
【００１２】このように上記従来の演算装置では、算術
論理演算回路においてビタビ復号における加算と比較を
行い、この比較結果によってプログラム制御を行うこと
により、ビタビ復号処理を行うことができる。
論理演算回路においてビタビ復号における加算と比較を
行い、この比較結果によってプログラム制御を行うこと
により、ビタビ復号処理を行うことができる。
【００１３】
【発明が解決しようとする課題】しかしながら上記従来
の演算装置では、１回の加算比較選択演算に要する演算
ステップ数が多く、またパス選択信号１ビットをメモリ
ーの１ワードに記憶するため大きいメモリー量を必要と
するという問題点があった。
の演算装置では、１回の加算比較選択演算に要する演算
ステップ数が多く、またパス選択信号１ビットをメモリ
ーの１ワードに記憶するため大きいメモリー量を必要と
するという問題点があった。
【００１４】本発明はこのような従来の問題点を解決す
るものであり、少ない演算ステップ数と少ないメモリー
量でビタビ復号を行うことができる優れた演算装置を提
供することを目的とするものである。
るものであり、少ない演算ステップ数と少ないメモリー
量でビタビ復号を行うことができる優れた演算装置を提
供することを目的とするものである。
【００１５】
【課題を解決するための手段】本発明は前記目的を達成
するために、ビタビ復号等の処理を行なう演算装置に、
データを記憶する第１のメモリ部材のデータを加算する
演算手段と、この演算手段の出力を一時記憶する第１の
レジスタと、前記第１のレジスタの出力と前記演算手段
の出力との大小比較して選択制御信号を出力する比較器
と、前記第１のレジスタ出力と前記演算手段出力のうち
小さい方の出力を記憶する第２のメモリ部材と、あらか
じめ定められた定数を出力する定数出力手段と、定数出
力手段の出力をシフトするシフタと、シフタのシフト動
作に必要なシフトビット数を出力するシフトビット数出
力手段と、前記比較回路からの選択制御信号により前記
演算手段の演算モードを制御する演算制御手段とを備え
、前記演算手段に、前記演算制御手段による演算モード
制御により、前記第１のメモリに記憶されたデータの加
算および、前記シフタ出力の算術論理演算を行なわせる
ようにしたことを要旨とする。
するために、ビタビ復号等の処理を行なう演算装置に、
データを記憶する第１のメモリ部材のデータを加算する
演算手段と、この演算手段の出力を一時記憶する第１の
レジスタと、前記第１のレジスタの出力と前記演算手段
の出力との大小比較して選択制御信号を出力する比較器
と、前記第１のレジスタ出力と前記演算手段出力のうち
小さい方の出力を記憶する第２のメモリ部材と、あらか
じめ定められた定数を出力する定数出力手段と、定数出
力手段の出力をシフトするシフタと、シフタのシフト動
作に必要なシフトビット数を出力するシフトビット数出
力手段と、前記比較回路からの選択制御信号により前記
演算手段の演算モードを制御する演算制御手段とを備え
、前記演算手段に、前記演算制御手段による演算モード
制御により、前記第１のメモリに記憶されたデータの加
算および、前記シフタ出力の算術論理演算を行なわせる
ようにしたことを要旨とする。
【００１６】
【作用】したがって本発明によれば、加算器による加算
結果とあらかじめ第１のレジスタに一時記憶した加算結
果との大小比較を比較器が行い、比較器で小であると判
定した加算結果を第２のメモリが記憶し、定数出力手段
が出力する定数をシフタがｎビット左にシフトして出力
した結果と選択制御信号の格納先データとの算術論理演
算を、算術論理演算回路が行って、比較器が出力する選
択制御信号を格納先データの第ｎ番目のビット位置に格
納することにより、ビタビ復号における生き残りパスの
累積計量の加算比較選択演算とパス選択信号の記憶を少
ないステップ数でまた小さいメモリー量で行うことがで
きるという効果を有する。
結果とあらかじめ第１のレジスタに一時記憶した加算結
果との大小比較を比較器が行い、比較器で小であると判
定した加算結果を第２のメモリが記憶し、定数出力手段
が出力する定数をシフタがｎビット左にシフトして出力
した結果と選択制御信号の格納先データとの算術論理演
算を、算術論理演算回路が行って、比較器が出力する選
択制御信号を格納先データの第ｎ番目のビット位置に格
納することにより、ビタビ復号における生き残りパスの
累積計量の加算比較選択演算とパス選択信号の記憶を少
ないステップ数でまた小さいメモリー量で行うことがで
きるという効果を有する。
【００１７】
【実施例】以下本発明の一実施例の演算装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１８】図１は本発明の実施例における演算装置の
構成図を示すものである。図１において、符号１は第１
のメモリ部材としての主記憶部で、この主記憶部１には
、プロセッサの命令語やビタビ復号における各状態のパ
スのメトリック（累積計量）、情報ビット１ビットに対
応する符号化データ（受信系列）の値に対して各パスが
とるブランチメトリックの値のテーブル、各状態におけ
る生き残りパスの選択結果などが記憶される。
構成図を示すものである。図１において、符号１は第１
のメモリ部材としての主記憶部で、この主記憶部１には
、プロセッサの命令語やビタビ復号における各状態のパ
スのメトリック（累積計量）、情報ビット１ビットに対
応する符号化データ（受信系列）の値に対して各パスが
とるブランチメトリックの値のテーブル、各状態におけ
る生き残りパスの選択結果などが記憶される。
【００１９】２は主記憶部１に接続されデータの供給や
演算結果の格納等を行なうバス、３は最下位ビットの値
が１で他のビットが全て０である定数を出力する定数回
路、４はバス２に接続されたプロセッサの命令デコート
部（図示せず）から出力されるシフトビット数を一時記
憶してバス２等に出力するレジスタ、５は定数回路３ま
たはレジスタ４の出力を入力として、レジスタ４で示さ
れるシフトビット数だけシフトしてまたはシフトせずに
出力するバレルシフタ、６はバレルシフタ５の出力をラ
ッチするラッチ回路、９は排他的論理和ゲートから構成
されラッチ回路６の出力を反転または非反転して出力す
る反転回路、１０はデータバス出力をラッチするラッチ
回路である。
演算結果の格納等を行なうバス、３は最下位ビットの値
が１で他のビットが全て０である定数を出力する定数回
路、４はバス２に接続されたプロセッサの命令デコート
部（図示せず）から出力されるシフトビット数を一時記
憶してバス２等に出力するレジスタ、５は定数回路３ま
たはレジスタ４の出力を入力として、レジスタ４で示さ
れるシフトビット数だけシフトしてまたはシフトせずに
出力するバレルシフタ、６はバレルシフタ５の出力をラ
ッチするラッチ回路、９は排他的論理和ゲートから構成
されラッチ回路６の出力を反転または非反転して出力す
る反転回路、１０はデータバス出力をラッチするラッチ
回路である。
【００２０】また、７は反転回路９に反転動作をするか
しないかを指示する制御信号８と論理演算回路１２に論
理和をとるか論理積をとるかを指示する制御信号１１を
出力する演算制御部、１２はラッチ回路１０と反転回路
９の出力を入力として算術論理演算を行う演算手段とし
ての算術論理演算回路、１３は算術論理演算回路１２の
出力を一時記憶するレジスタ、１４はレジスタ１３の内
容と算術論理演算回路１２の出力との大小比較を行って
演算制御部７とセレクタ１６に選択制御信号１５を出力
する比較器、１６は選択制御信号１５に従ってレジスタ
１３の内容と算術論理演算回路１２の出力のうち小さい
方を選択するセレクタ、１７はセレクタ出力を格納する
第２のメモリ部材としてのレジスタである。
しないかを指示する制御信号８と論理演算回路１２に論
理和をとるか論理積をとるかを指示する制御信号１１を
出力する演算制御部、１２はラッチ回路１０と反転回路
９の出力を入力として算術論理演算を行う演算手段とし
ての算術論理演算回路、１３は算術論理演算回路１２の
出力を一時記憶するレジスタ、１４はレジスタ１３の内
容と算術論理演算回路１２の出力との大小比較を行って
演算制御部７とセレクタ１６に選択制御信号１５を出力
する比較器、１６は選択制御信号１５に従ってレジスタ
１３の内容と算術論理演算回路１２の出力のうち小さい
方を選択するセレクタ、１７はセレクタ出力を格納する
第２のメモリ部材としてのレジスタである。
【００２１】このように構成された演算装置について、
以下動作を説明する。まず（表１）は選択制御信号１５
の値と反転回路９、算術論理演算回路１２の動作内容の
関係を示したものである。
以下動作を説明する。まず（表１）は選択制御信号１５
の値と反転回路９、算術論理演算回路１２の動作内容の
関係を示したものである。
【００２２】
【表１】
【００２３】演算制御部７は（表１）に示した関係にし
たがって反転回路９と論理演算回路１２を制御する。す
なわち、選択制御信号１５が″０″の場合（レジスタ１
３の値が小の場合）反転回路９は反転動作を行なう一方
、算術論理演算回路１２は論理積を演算によって求める
。他方、選択制御信号１５が″１″の場合（加算結果が
小の場合）反転回路９は非反転動作を行なう一方、算術
論理演算回路１２は論理和を演算によって求める。
たがって反転回路９と論理演算回路１２を制御する。す
なわち、選択制御信号１５が″０″の場合（レジスタ１
３の値が小の場合）反転回路９は反転動作を行なう一方
、算術論理演算回路１２は論理積を演算によって求める
。他方、選択制御信号１５が″１″の場合（加算結果が
小の場合）反転回路９は非反転動作を行なう一方、算術
論理演算回路１２は論理和を演算によって求める。
【００２４】以下、畳み込み符号器の１状態に対して行
うビタビ復号の加算比較選択演算とパス選択信号の記憶
の動作につき、図３を参照して、（１）パスメトリック
とブランチメトリックの第１の加算ステップ、（２）第
２の加算と比較選択のステップ、（３）パス選択信号の
ビット転送のステップの３つのステップに分けて説明す
る。
うビタビ復号の加算比較選択演算とパス選択信号の記憶
の動作につき、図３を参照して、（１）パスメトリック
とブランチメトリックの第１の加算ステップ、（２）第
２の加算と比較選択のステップ、（３）パス選択信号の
ビット転送のステップの３つのステップに分けて説明す
る。
【００２５】（１）パスメトリックとブランチメトリッ
クの第１の加算ステップ 図３に示した状態Ｓｎにおけるパスメトリックの値を主
記憶部１からバス２を介してラッチ回路１０に格納し、
ブランチメトリックａの値を同様に主記憶部１からバス
２を介してラッチ回路６に格納する。このとき、バレル
シフタ６はシフト動作を行わない。算術論理演算回路１
２は、ラッチ回路１０と６の内容の加算を行いレジスタ
１３に格納する。またレジスタ１７に一時記憶されてい
る１サイクル前の加算比較選択演算で更新されたパスメ
トリックの値を主記憶部１に格納する。
クの第１の加算ステップ 図３に示した状態Ｓｎにおけるパスメトリックの値を主
記憶部１からバス２を介してラッチ回路１０に格納し、
ブランチメトリックａの値を同様に主記憶部１からバス
２を介してラッチ回路６に格納する。このとき、バレル
シフタ６はシフト動作を行わない。算術論理演算回路１
２は、ラッチ回路１０と６の内容の加算を行いレジスタ
１３に格納する。またレジスタ１７に一時記憶されてい
る１サイクル前の加算比較選択演算で更新されたパスメ
トリックの値を主記憶部１に格納する。
【００２６】（２）第２の加算と比較選択のステップ図
３に示した状態Ｓｎ＋２ｋ−１におけるパスメトリック
の値を主記憶部１からバス２を介してラッチ回路１０に
格納し、ブランチメトリックｂの値を同様に主記憶部１
からバス２を介してラッチ回路６に格納する。このとき
バレルシフタ６はシフト動作を行なわない。算術論理演
算回路１２はラッチ回路１０と６の内容の加算を行い比
較器１４に出力する。比較器１４は加算結果とレジスタ
１３の値との大小比較を行い、レジスタ１３の値が小の
場合は″０″、加算結果が小の場合は″１″の１ビット
の選択制御信号１５をセレクタ１６と演算制御部７に出
力する。セレクタ１６は選択制御信号１５が″０″の場
合はレジスタ１３の値を、″１″の場合は算術論理演算
回路出力を選択してレジスタ１７に格納する。
３に示した状態Ｓｎ＋２ｋ−１におけるパスメトリック
の値を主記憶部１からバス２を介してラッチ回路１０に
格納し、ブランチメトリックｂの値を同様に主記憶部１
からバス２を介してラッチ回路６に格納する。このとき
バレルシフタ６はシフト動作を行なわない。算術論理演
算回路１２はラッチ回路１０と６の内容の加算を行い比
較器１４に出力する。比較器１４は加算結果とレジスタ
１３の値との大小比較を行い、レジスタ１３の値が小の
場合は″０″、加算結果が小の場合は″１″の１ビット
の選択制御信号１５をセレクタ１６と演算制御部７に出
力する。セレクタ１６は選択制御信号１５が″０″の場
合はレジスタ１３の値を、″１″の場合は算術論理演算
回路出力を選択してレジスタ１７に格納する。
【００２７】（３）パス選択信号のビット転送のステッ
プ まず主記憶部１内のパス選択信号を格納するデスティネ
ーションワードをバス２を介してラッチ回路１０にラッ
チする。同時にバレルシフタ５は定数回路３から入力し
た定数（０００００００１）を、命令デコード部からレ
ジスタ４に格納されている値ｎだけ左にシフトして出力
し、ラッチ回路６にラッチする。次に反転回路９は（表
１）に示したように、ラッチ回路６の内容を、（２）の
ステップで演算制御部に入力された選択制御信号１５が
″０″の場合は反転して、″１″の場合は非反転で算術
論理演算回路１２に出力する。算術論理演算回路１２は
ラッチ回路１０に格納されているデスティネーションワ
ードと反転回路９の出力の論理演算を、（表１）に示し
たように選択制御信号１５が″０″の場合は論理積、″
１″の場合は論理和を算出し、バス２に出力し主記憶部
１に格納する。これによりパス選択信号（選択制御信号
１５）を１ビット単位で主記憶部１の任意のビット位置
に格納することができる。
プ まず主記憶部１内のパス選択信号を格納するデスティネ
ーションワードをバス２を介してラッチ回路１０にラッ
チする。同時にバレルシフタ５は定数回路３から入力し
た定数（０００００００１）を、命令デコード部からレ
ジスタ４に格納されている値ｎだけ左にシフトして出力
し、ラッチ回路６にラッチする。次に反転回路９は（表
１）に示したように、ラッチ回路６の内容を、（２）の
ステップで演算制御部に入力された選択制御信号１５が
″０″の場合は反転して、″１″の場合は非反転で算術
論理演算回路１２に出力する。算術論理演算回路１２は
ラッチ回路１０に格納されているデスティネーションワ
ードと反転回路９の出力の論理演算を、（表１）に示し
たように選択制御信号１５が″０″の場合は論理積、″
１″の場合は論理和を算出し、バス２に出力し主記憶部
１に格納する。これによりパス選択信号（選択制御信号
１５）を１ビット単位で主記憶部１の任意のビット位置
に格納することができる。
【００２８】以上のように本実施例によれば、（２）の
ステップにおける算術論理演算回路１２による加算結果
と（１）のステップであらかじめレジスタ１２に一時記
憶した加算結果との大小比較を比較器１４が行い、比較
器１４が小であると判定した加算結果をセレクタ１６が
選んでレジスタ１７に一時記憶し、定数回路３が出力す
る定数をバレルシフタ５がｎビット左にシフトして出力
した結果と選択制御信号の格納先データとの論理演算を
、（表１）に示す制御規則に従って反転回路９と算術論
理演算回路１２が行なって、比較器１４が出力する選択
制御信号１５を格納先データの第ｎ番目のビット位置に
１ビット単位で格納することにより、ビタビ復号におけ
る生き残りパスの累積計量の加算比較選択演算とパス選
択信号の記憶を従来例の半分という少ないステップ数で
、さらに小さいメモリー量で行うことができるという効
果を有する。
ステップにおける算術論理演算回路１２による加算結果
と（１）のステップであらかじめレジスタ１２に一時記
憶した加算結果との大小比較を比較器１４が行い、比較
器１４が小であると判定した加算結果をセレクタ１６が
選んでレジスタ１７に一時記憶し、定数回路３が出力す
る定数をバレルシフタ５がｎビット左にシフトして出力
した結果と選択制御信号の格納先データとの論理演算を
、（表１）に示す制御規則に従って反転回路９と算術論
理演算回路１２が行なって、比較器１４が出力する選択
制御信号１５を格納先データの第ｎ番目のビット位置に
１ビット単位で格納することにより、ビタビ復号におけ
る生き残りパスの累積計量の加算比較選択演算とパス選
択信号の記憶を従来例の半分という少ないステップ数で
、さらに小さいメモリー量で行うことができるという効
果を有する。
【００２９】また定数回路３が出力する最下位ビットの
みが１でそれ以外のビットが全て０である定数をバレル
シフタ５がシフトすることにより、パス選択信号の格納
先データのビット更新に必要なビットパターンデータを
生成することができ、プロセッサの命令語の中にビット
パターンデータ（データ幅１６ビットの場合１６ビット
）を保持する代わりに、ビット転送先のビット位置に対
応したシフトビット数（データ幅１６ビットの場合４ビ
ット）のみを保持すればよいので、短い語長の命令語で
ビタビ復号処理を行うことができる。さらに本実施例の
構成要素であるバレルシフタ５や反転回路９、算術論理
演算回路１２等は、ディジタル信号処理プロセッサ等に
は数値演算用にあらかじめ設置されているのが普通であ
るため、わずかなハードウェアの追加のみで演算装置を
実現できるという効果も有する。
みが１でそれ以外のビットが全て０である定数をバレル
シフタ５がシフトすることにより、パス選択信号の格納
先データのビット更新に必要なビットパターンデータを
生成することができ、プロセッサの命令語の中にビット
パターンデータ（データ幅１６ビットの場合１６ビット
）を保持する代わりに、ビット転送先のビット位置に対
応したシフトビット数（データ幅１６ビットの場合４ビ
ット）のみを保持すればよいので、短い語長の命令語で
ビタビ復号処理を行うことができる。さらに本実施例の
構成要素であるバレルシフタ５や反転回路９、算術論理
演算回路１２等は、ディジタル信号処理プロセッサ等に
は数値演算用にあらかじめ設置されているのが普通であ
るため、わずかなハードウェアの追加のみで演算装置を
実現できるという効果も有する。
【００３０】なお、実施例において、定数回路３の値は
最下位ビットのみを１、他のビットを０としたが、最上
位ビットのみを１としてバレルシフタ５で右シフトする
ようにしたり、最下位ビットのみを０、他のビットを１
として（表１）に於ける反転回路９の反転、非反転の制
御を逆にしたりしてもよい。
最下位ビットのみを１、他のビットを０としたが、最上
位ビットのみを１としてバレルシフタ５で右シフトする
ようにしたり、最下位ビットのみを０、他のビットを１
として（表１）に於ける反転回路９の反転、非反転の制
御を逆にしたりしてもよい。
【００３１】
【発明の効果】本発明は上記実施例より明らかなように
、演算手段による加算結果とあらかじめ第１のレジスタ
に一時記憶した加算結果との大小比較を比較器が行い、
比較器で小であると判定した加算結果を第２のメモリが
記憶し、定数出力手段が出力する定数をシフタがシフト
して出力した結果と選択制御信号の格納先データとの算
術論理演算を、演算手段が行って、比較器が出力する選
択制御信号を格納先データの所定のビット位置に格納す
るようにしたため、ビタビ復号における生き残りパスの
累積計量の加算比較選択演算とパス選択信号の記憶を少
ないステップ数で、さらに小さいメモリー量で行うこと
ができるという効果を有する。
、演算手段による加算結果とあらかじめ第１のレジスタ
に一時記憶した加算結果との大小比較を比較器が行い、
比較器で小であると判定した加算結果を第２のメモリが
記憶し、定数出力手段が出力する定数をシフタがシフト
して出力した結果と選択制御信号の格納先データとの算
術論理演算を、演算手段が行って、比較器が出力する選
択制御信号を格納先データの所定のビット位置に格納す
るようにしたため、ビタビ復号における生き残りパスの
累積計量の加算比較選択演算とパス選択信号の記憶を少
ないステップ数で、さらに小さいメモリー量で行うこと
ができるという効果を有する。
【図１】本発明の一実施例における演算装置の構成を示
すブロック図
すブロック図
【図２】従来の演算装置の概略構成を示すブロック図
【
図３】演算装置の動作説明のためのビタビ復号における
畳み込み符号器の状態遷移のパスを示す図
図３】演算装置の動作説明のためのビタビ復号における
畳み込み符号器の状態遷移のパスを示す図
１ 主記憶部（第１のメモリ部材）
２ バス
３ 定数回路
４ レジスタ
５ バレルシフタ
６ ラッチ回路
７ 演算制御部
８ 制御信号
９ 反転回路
１０ ラッチ回路
１１ 制御信号
１２ 算術論理演算回路（演算手段）１３ レジス
タ １４ 比較器 １５ 選択制御信号 １６ セレクタ
タ １４ 比較器 １５ 選択制御信号 １６ セレクタ
Claims (2)
- 【請求項１】 データを記憶する第１のメモリ部材と
、前記第１のメモリ部材に記憶されたデータの加算を行
う演算手段と、この演算手段の出力を一時記憶する第１
のレジスタと、前記第１のレジスタの出力と前記演算手
段の出力との大小比較して選択制御信号を出力する比較
器と、前記第１のレジスタ出力と前記演算手段出力のう
ち前記比較器により小であると判定された方の出力を記
憶する第２のメモリ部材と、あらかじめ定められた定数
を出力する定数出力手段と、定数出力手段の出力をシフ
トするシフタと、シフタのシフト動作に必要なシフトビ
ット数を出力するシフトビット数出力手段と、前記比較
回路からの前記選択制御信号により前記演算手段の演算
モードを制御する演算制御手段と、を備え、前記演算手
段は、前記演算制御手段による演算モード制御により、
前記第１のメモリ部材に記憶されたデータの加算および
、前記シフタ出力の算術論理演算を行なうことを特徴と
する演算装置。 - 【請求項２】 定数出力手段は、あらかじめ定めたビ
ット位置のビットが１でそれ以外のビットが全て０であ
る定数或いはこの定数の補数を出力し、またシフトビッ
ト数出力手段は、前記定数内の前記ビット位置のビット
をデスティネーションビットのビット位置までシフトす
るのに必要なシフトビット数を前記シフタに出力するこ
とを特徴とする請求項１記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127150A JP2917577B2 (ja) | 1991-05-30 | 1991-05-30 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127150A JP2917577B2 (ja) | 1991-05-30 | 1991-05-30 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04352518A true JPH04352518A (ja) | 1992-12-07 |
| JP2917577B2 JP2917577B2 (ja) | 1999-07-12 |
Family
ID=14952862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127150A Expired - Lifetime JP2917577B2 (ja) | 1991-05-30 | 1991-05-30 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917577B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590597A3 (en) * | 1992-09-29 | 1995-10-18 | Matsushita Electric Industrial Co Ltd | Arithmetic apparatus |
| EP0653849A3 (en) * | 1993-11-16 | 1997-01-29 | At & T Corp | Effective use of present / next state registers. |
| JP2007531072A (ja) * | 2003-12-19 | 2007-11-01 | マイクロユニティ システムズ エンジニアリング インコーポレイテッド | プログラム可能なプロセッサ及び拡張演算を伴う方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3237267B2 (ja) | 1992-07-23 | 2001-12-10 | 松下電器産業株式会社 | 演算装置 |
| JP3191442B2 (ja) | 1992-09-29 | 2001-07-23 | 松下電器産業株式会社 | ビタビ復号用演算装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188334A (ja) * | 1984-10-06 | 1986-05-06 | Nec Corp | 除算回路 |
| JPS62151031A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | デ−タ処理装置 |
| JPS63229531A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 剰余演算装置 |
-
1991
- 1991-05-30 JP JP3127150A patent/JP2917577B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188334A (ja) * | 1984-10-06 | 1986-05-06 | Nec Corp | 除算回路 |
| JPS62151031A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | デ−タ処理装置 |
| JPS63229531A (ja) * | 1987-03-19 | 1988-09-26 | Matsushita Electric Ind Co Ltd | 剰余演算装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590597A3 (en) * | 1992-09-29 | 1995-10-18 | Matsushita Electric Industrial Co Ltd | Arithmetic apparatus |
| US5715470A (en) * | 1992-09-29 | 1998-02-03 | Matsushita Electric Industrial Co., Ltd. | Arithmetic apparatus for carrying out viterbi decoding at a high speed |
| CN1049778C (zh) * | 1992-09-29 | 2000-02-23 | 松下电器产业株式会社 | 用于实现误码纠错用卷积码的维特比译码的运算装置 |
| EP1049001A1 (en) * | 1992-09-29 | 2000-11-02 | Matsushita Electric Industrial Co., Ltd. | Arithmetic apparatus |
| EP0653849A3 (en) * | 1993-11-16 | 1997-01-29 | At & T Corp | Effective use of present / next state registers. |
| JP2007531072A (ja) * | 2003-12-19 | 2007-11-01 | マイクロユニティ システムズ エンジニアリング インコーポレイテッド | プログラム可能なプロセッサ及び拡張演算を伴う方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2917577B2 (ja) | 1999-07-12 |
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