JPH04354316A - コンデンサ素子 - Google Patents
コンデンサ素子Info
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- JPH04354316A JPH04354316A JP3129678A JP12967891A JPH04354316A JP H04354316 A JPH04354316 A JP H04354316A JP 3129678 A JP3129678 A JP 3129678A JP 12967891 A JP12967891 A JP 12967891A JP H04354316 A JPH04354316 A JP H04354316A
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- conductor
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- layer conductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
- Y10T29/435—Solid dielectric type
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、数百ＭＨＺ から数十
ＧＨＺ の高周波信号を処理するために用いられるマイ
クロ波集積回路において、高周波信号を阻止したり、イ
ンダクタンス素子や抵抗素子との組合わせによってフィ
ルタを構成したりするコンデンサ素子として用いられる
ものである。
ＧＨＺ の高周波信号を処理するために用いられるマイ
クロ波集積回路において、高周波信号を阻止したり、イ
ンダクタンス素子や抵抗素子との組合わせによってフィ
ルタを構成したりするコンデンサ素子として用いられる
ものである。
【０００２】
【従来の技術】情報ネットワークシステムの急速な展開
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキバリア型電界効果トランジスタ（ＭＥＳＦＥＴ
）が実用化されており、さらに最近ではシステムの小型
化、低価格化、高性能化のために高周波信号を低周波に
変換するダウンコンバータ初段増幅部の集積化（ＭＭＩ
Ｃ化：Ｍｏｎｏｌｏｔｈｉｃ Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が進めら
れている。従来、個別素子を多数使用して構成されてい
た通信装置等が最近になって前述のようなＭＭＩＣ化が
進めれている理由は集積化することによって、部品点数
を少なくすることができ実装コストの低減が可能で、ま
た接続点数の低減によって信頼性が向上するからである
。また個別素子を多数使用して構成する場合と比べ、量
産効果による低コスト化が容易だからである。
が図られる中で、衛星通信システムの需要も急増し、周
波数帯も高周波化されつつある。高周波用電界効果トラ
ンジスタとしてはＧａＡｓ等の化合物半導体を用いたシ
ョットキバリア型電界効果トランジスタ（ＭＥＳＦＥＴ
）が実用化されており、さらに最近ではシステムの小型
化、低価格化、高性能化のために高周波信号を低周波に
変換するダウンコンバータ初段増幅部の集積化（ＭＭＩ
Ｃ化：Ｍｏｎｏｌｏｔｈｉｃ Ｍｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が進めら
れている。従来、個別素子を多数使用して構成されてい
た通信装置等が最近になって前述のようなＭＭＩＣ化が
進めれている理由は集積化することによって、部品点数
を少なくすることができ実装コストの低減が可能で、ま
た接続点数の低減によって信頼性が向上するからである
。また個別素子を多数使用して構成する場合と比べ、量
産効果による低コスト化が容易だからである。
【０００３】このようなＭＭＩＣでは、必要な回路を平
面的に構成しなければならないので、個別素子を多数使
用して作る回路のように大容量のコンデンサ素子をＭＭ
ＩＣ上に作りこむことはできない。そこで１０ＧＨｚ程
度以上の周波数帯で用いられるＭＭＩＣではマイクロス
トリップライン等の分布定数線路素子が使われるが占有
面積が大きくなりがちであり、これはより低い周波数帯
のＭＭＩＣにおいてより顕著になる。ＭＭＩＣではその
チップサイズが大きくなると歩留りが低下し、また相対
的に１枚の半導体基板からとれるチップ数が少なくなる
ために１チップあたりのコストが高くなってしまう。こ
れを解決する手段として、第１層配線層に形成された一
辺が数十μｍ〜数百μｍ程度の方形の導体と、第２層配
線層の導体を層間絶縁膜を介してサンドイッチ状に形成
する平行平板型コンデンサ、即ちＭＩＭ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｅｒ− Ｍｅｔａｌ）キャパシタが用
いられる。
面的に構成しなければならないので、個別素子を多数使
用して作る回路のように大容量のコンデンサ素子をＭＭ
ＩＣ上に作りこむことはできない。そこで１０ＧＨｚ程
度以上の周波数帯で用いられるＭＭＩＣではマイクロス
トリップライン等の分布定数線路素子が使われるが占有
面積が大きくなりがちであり、これはより低い周波数帯
のＭＭＩＣにおいてより顕著になる。ＭＭＩＣではその
チップサイズが大きくなると歩留りが低下し、また相対
的に１枚の半導体基板からとれるチップ数が少なくなる
ために１チップあたりのコストが高くなってしまう。こ
れを解決する手段として、第１層配線層に形成された一
辺が数十μｍ〜数百μｍ程度の方形の導体と、第２層配
線層の導体を層間絶縁膜を介してサンドイッチ状に形成
する平行平板型コンデンサ、即ちＭＩＭ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｅｒ− Ｍｅｔａｌ）キャパシタが用
いられる。
【０００４】
【発明が解決しようとする課題】ところが、ＭＭＩＣで
は通常、配線層として２層しか用いられないので個別素
子コンデンサで適用されているような積層化による小型
化技術は使うことができない。したがって層間絶縁膜の
厚さを薄くするか、あるいは層間絶縁膜として比誘電率
εの大きいものを使用するしか方法が無い。しかしなが
ら、層間絶縁膜の厚さを薄くしすぎるとピンホール等に
よる短絡が発生しやすく歩留りが落ちるため、薄くても
０．２μｍ程度が限界である。また層間絶縁膜として使
える材料にもプロセスや信頼性の観点から限りがあり、
ε＝７のＳｉ３ Ｎ４ またはＳｉＯＮが比誘電率のも
っとも大きい材料である。
は通常、配線層として２層しか用いられないので個別素
子コンデンサで適用されているような積層化による小型
化技術は使うことができない。したがって層間絶縁膜の
厚さを薄くするか、あるいは層間絶縁膜として比誘電率
εの大きいものを使用するしか方法が無い。しかしなが
ら、層間絶縁膜の厚さを薄くしすぎるとピンホール等に
よる短絡が発生しやすく歩留りが落ちるため、薄くても
０．２μｍ程度が限界である。また層間絶縁膜として使
える材料にもプロセスや信頼性の観点から限りがあり、
ε＝７のＳｉ３ Ｎ４ またはＳｉＯＮが比誘電率のも
っとも大きい材料である。
【０００５】
【課題を解決するための手段】本発明は、このような問
題点に鑑みて為されたものであり、基板上に形成された
第１層導体と、この第１層導体上に立ち並べられた複数
本の棒状導体と、この棒状導体および第１層導体の表面
を覆う層間絶縁膜と、この層間絶縁膜上の第１層導体お
よび棒状導体と重なる位置に形成された第２層導体とを
備えたものである。
題点に鑑みて為されたものであり、基板上に形成された
第１層導体と、この第１層導体上に立ち並べられた複数
本の棒状導体と、この棒状導体および第１層導体の表面
を覆う層間絶縁膜と、この層間絶縁膜上の第１層導体お
よび棒状導体と重なる位置に形成された第２層導体とを
備えたものである。
【０００６】
【作用】本発明によるコンデンサ素子の容量値は、通常
の平行平板コンデンサとほぼ同様にして計算することが
できる。すなわち、平行平板コンデンサの容量値Ｃ１
は面積Ｓ１ 、層間絶縁膜厚ｄ１ 、層間絶縁膜の比誘
電率ε、真空の誘電率ε０ とすると、以下のようにな
る。
の平行平板コンデンサとほぼ同様にして計算することが
できる。すなわち、平行平板コンデンサの容量値Ｃ１
は面積Ｓ１ 、層間絶縁膜厚ｄ１ 、層間絶縁膜の比誘
電率ε、真空の誘電率ε０ とすると、以下のようにな
る。
【０００７】
Ｃ１ ＝ε０ εＳ１ ／ ｄ１ ………………………
…………………………■ 第１層配線層上に形成される棒状導体を考慮すると平行
平板コンデンサの面積は、棒状導体の側面の面積だけ増
えるので、たとえば棒状導体を四角柱として、底辺の縦
、横の長さをそれぞれｌ１ 、ｌ２ 、高さをｈ１、個
数をｎ１ とすると、総面積は ２（ｌ１ ＋ｌ２ ）ｈ１ ｎ１ ………………………
………………………■ だけ増し、 Ｃ１ ＝ε０ ε（Ｓ１ ＋２（ｌ１ ＋ｌ２ ）ｈ１
ｎ１ ）／ ｄ１ …………■ のようになる。
…………………………■ 第１層配線層上に形成される棒状導体を考慮すると平行
平板コンデンサの面積は、棒状導体の側面の面積だけ増
えるので、たとえば棒状導体を四角柱として、底辺の縦
、横の長さをそれぞれｌ１ 、ｌ２ 、高さをｈ１、個
数をｎ１ とすると、総面積は ２（ｌ１ ＋ｌ２ ）ｈ１ ｎ１ ………………………
………………………■ だけ増し、 Ｃ１ ＝ε０ ε（Ｓ１ ＋２（ｌ１ ＋ｌ２ ）ｈ１
ｎ１ ）／ ｄ１ …………■ のようになる。
【０００８】
【実施例】図１は本発明の一実施例を示す断面図であり
、図２は本実施例の作製工程の途中における状態を示す
平面図である。半絶縁性化合物半導体基板であるＧａＡ
ｓ基板１の上に、方形に形取った第１層導体２を形成す
る。その後、メッキ等の手法によって底面が一辺１μｍ
〜数μｍ程度の正方形である棒状導体３を１μｍ〜数μ
ｍ程度の間隔をあけて周期的に形成する。図２は、この
時の平面図を示すものである。ついで、Ｓｉ３ Ｎ４
やＳｉＯＮなどの材料を用いた層間絶縁膜４を通常２０
００オングストローム〜５０００オングストロームの厚
さで形成する。層間絶縁膜４の厚さは、棒状導体３が埋
め込まれない程度に薄いことが必要である。その後、第
２層導体５を形成する。第１層導体２、第２層導体５の
金属材料としてはＴｉ／ ＡｕやＴｉ／ Ｐｔ／Ａｕな
どが用いられる。棒状導体３を形成する際のパターンニ
ングにはフォトレジストを使用するが、フォトレジスト
の種類や塗布条件を選べば２０μｍ程度の厚さに塗布す
ることも可能であり、露光および現像が可能である。ま
た、このように厚い金属を形成することはメッキ等の手
法により極めて容易に行える。この棒状導体３の側面に
層間絶縁膜４を均一に堆積させることが重要であるが、
これも膜の堆積条件を選択することにより容易に行うこ
とができる。単位面積当たりの容量値の点からは棒状導
体３の高さは高い方が良いが、余り高くしすぎると第２
層導体の金属を形成する際に、かなり厚く積む必要があ
り、メッキが使えなくなる。そのため、メッキに代えて
スパッタリングまたは蒸着を利用することになり、作製
時間が非常に長くなる。
、図２は本実施例の作製工程の途中における状態を示す
平面図である。半絶縁性化合物半導体基板であるＧａＡ
ｓ基板１の上に、方形に形取った第１層導体２を形成す
る。その後、メッキ等の手法によって底面が一辺１μｍ
〜数μｍ程度の正方形である棒状導体３を１μｍ〜数μ
ｍ程度の間隔をあけて周期的に形成する。図２は、この
時の平面図を示すものである。ついで、Ｓｉ３ Ｎ４
やＳｉＯＮなどの材料を用いた層間絶縁膜４を通常２０
００オングストローム〜５０００オングストロームの厚
さで形成する。層間絶縁膜４の厚さは、棒状導体３が埋
め込まれない程度に薄いことが必要である。その後、第
２層導体５を形成する。第１層導体２、第２層導体５の
金属材料としてはＴｉ／ ＡｕやＴｉ／ Ｐｔ／Ａｕな
どが用いられる。棒状導体３を形成する際のパターンニ
ングにはフォトレジストを使用するが、フォトレジスト
の種類や塗布条件を選べば２０μｍ程度の厚さに塗布す
ることも可能であり、露光および現像が可能である。ま
た、このように厚い金属を形成することはメッキ等の手
法により極めて容易に行える。この棒状導体３の側面に
層間絶縁膜４を均一に堆積させることが重要であるが、
これも膜の堆積条件を選択することにより容易に行うこ
とができる。単位面積当たりの容量値の点からは棒状導
体３の高さは高い方が良いが、余り高くしすぎると第２
層導体の金属を形成する際に、かなり厚く積む必要があ
り、メッキが使えなくなる。そのため、メッキに代えて
スパッタリングまたは蒸着を利用することになり、作製
時間が非常に長くなる。
【０００９】次に、本実施例の効果を実証するために、
容量値の計算例を以下に示す。従来技術によるＭＩＭキ
ャパシタのサイズを２００μｍ×２００μｍ、即ち面積
Ｓ１ ＝４００００μｍ２ 、層間絶縁膜厚ｄ１＝０．
２μｍ、層間絶縁膜の比誘電率ε＝７とすると、その容
量値Ｃ０は以下のようになる。
容量値の計算例を以下に示す。従来技術によるＭＩＭキ
ャパシタのサイズを２００μｍ×２００μｍ、即ち面積
Ｓ１ ＝４００００μｍ２ 、層間絶縁膜厚ｄ１＝０．
２μｍ、層間絶縁膜の比誘電率ε＝７とすると、その容
量値Ｃ０は以下のようになる。
【００１０】
Ｃ０ ＝８．８５４×１０−１２ ×７×４００００×
１０−１２ ／ （０．２×１０−６ ） ＝１２（ｐＦ）………………………………………
……………………………… ■一方、本実施例の一例として ２００μｍ×２００
μｍの第１層導体２上に棒状導体３を５μｍ×５μｍサ
イズ、高さ１０μｍ、１５μｍ間隔で縦横に形成すると
、１０×１０＝１００個形成できるので、棒状導体３の
側面積４×５μｍ×１０μｍ×２００＝２００００μｍ
２ の分だけ面積が増え、その容量値Ｃ１ は以下のよ
うになる。
１０−１２ ／ （０．２×１０−６ ） ＝１２（ｐＦ）………………………………………
……………………………… ■一方、本実施例の一例として ２００μｍ×２００
μｍの第１層導体２上に棒状導体３を５μｍ×５μｍサ
イズ、高さ１０μｍ、１５μｍ間隔で縦横に形成すると
、１０×１０＝１００個形成できるので、棒状導体３の
側面積４×５μｍ×１０μｍ×２００＝２００００μｍ
２ の分だけ面積が増え、その容量値Ｃ１ は以下のよ
うになる。
【００１１】
Ｃ１ ＝８．８５４×１０−１２ ×７×６００００×
１０−１２ ／ （０．２×１０−６ ） ＝１８（ｐＦ）………………………………………
……………………………… ■すなわち、平面的に見た面積を等しくしたまま、容量
値が１．５倍になっていることがわかる。
１０−１２ ／ （０．２×１０−６ ） ＝１８（ｐＦ）………………………………………
……………………………… ■すなわち、平面的に見た面積を等しくしたまま、容量
値が１．５倍になっていることがわかる。
【００１２】
【発明の効果】以上説明したように、本発明のコンデン
サ素子によれば、棒状導体を用いることにより、平面的
に見た面積を変えることなく電極の対向面積を実質的に
広げることができるので、単位面積当たりの容量値を増
やすことができる。換言すれば、所定の容量値を得るた
めのサイズを従来のＭＩＭキャパシタよりも小型にする
ことができる。
サ素子によれば、棒状導体を用いることにより、平面的
に見た面積を変えることなく電極の対向面積を実質的に
広げることができるので、単位面積当たりの容量値を増
やすことができる。換言すれば、所定の容量値を得るた
めのサイズを従来のＭＩＭキャパシタよりも小型にする
ことができる。
【図１】本発明の一実施例であるコンデンサ素子の断面
図である。
図である。
【図２】そのコンデンサ素子の製作過程における平面図
である。
である。
１…ＧａＡｓ基板
２…第１層導体
３…棒状導体
４…層間絶縁膜
５…第２層導体
Claims (1)
- 【請求項１】 基板上に形成された第１層導体と、こ
の第１層導体上に立ち並べられた複数本の棒状導体と、
この棒状導体および前記第１層導体の表面を覆う層間絶
縁膜と、この層間絶縁膜上の前記第１層導体および棒状
導体と重なる位置に形成された第２層導体と、を備えた
ことを特徴とするコンデンサ素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129678A JPH04354316A (ja) | 1991-05-31 | 1991-05-31 | コンデンサ素子 |
| CA002062641A CA2062641A1 (en) | 1991-05-31 | 1992-03-11 | Capacitor element |
| US07/866,452 US5245505A (en) | 1991-05-31 | 1992-04-10 | Capacitor element |
| EP19920106543 EP0515824A3 (en) | 1991-05-31 | 1992-04-15 | Capacitor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129678A JPH04354316A (ja) | 1991-05-31 | 1991-05-31 | コンデンサ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04354316A true JPH04354316A (ja) | 1992-12-08 |
Family
ID=15015469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129678A Pending JPH04354316A (ja) | 1991-05-31 | 1991-05-31 | コンデンサ素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5245505A (ja) |
| EP (1) | EP0515824A3 (ja) |
| JP (1) | JPH04354316A (ja) |
| CA (1) | CA2062641A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| DE19713052A1 (de) * | 1997-03-27 | 1998-10-01 | Siemens Ag | Kondensatorstruktur |
| US6303456B1 (en) | 2000-02-25 | 2001-10-16 | International Business Machines Corporation | Method for making a finger capacitor with tuneable dielectric constant |
| US6570210B1 (en) | 2000-06-19 | 2003-05-27 | Koninklijke Philips Electronics N.V. | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| JP3901949B2 (ja) * | 2001-02-06 | 2007-04-04 | シャープ株式会社 | 半導体装置およびその製造方法 |
| FR2838868B1 (fr) * | 2002-04-17 | 2005-06-03 | Memscap | Structure capacitive realisee au dessus d'un niveau de metallisation d'un composant electronique, composants electroniques incluant une telle structure capacitive, et procede de realisation d'une telle structure capacitive |
| US20060081998A1 (en) * | 2004-10-15 | 2006-04-20 | Zeng Xiang Y | Methods of forming in package integrated capacitors and structures formed thereby |
| US7670919B2 (en) * | 2005-12-30 | 2010-03-02 | Intel Corporation | Integrated capacitors in package-level structures, processes of making same, and systems containing same |
| US8169014B2 (en) * | 2006-01-09 | 2012-05-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interdigitated capacitive structure for an integrated circuit |
| CN101484976B (zh) * | 2006-05-02 | 2011-02-23 | Nxp股份有限公司 | 包括改进的电极的电器件及其制造方法 |
| CN101946304B (zh) * | 2008-02-20 | 2013-06-05 | Nxp股份有限公司 | 包括在衬底的两个面上形成的平面形状电容器的超高密度容量 |
| WO2010038174A1 (en) * | 2008-09-30 | 2010-04-08 | Nxp B.V. | Robust high aspect ratio semiconductor device |
| US10283443B2 (en) | 2009-11-10 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package having integrated capacitor |
| US8810002B2 (en) * | 2009-11-10 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical metal insulator metal capacitor |
| US9941195B2 (en) | 2009-11-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor |
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