JPH04354416A - Ｂｉ−ＣＭＯＳ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラトランジス
タ（Ｂｉ）とＣＭＯＳ（相補型ＭＯＳトランジスタ）と
を組合わせたＮＡＮＤ回路やＮＯＲ回路等のＢｉ−ＣＭ
ＯＳ論理回路、特に負荷容量を充放電する際の放電速度
の高速化を図ったＢｉ−ＣＭＯＳ論理回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、文献：飯塚哲哉著「ＣＭＯＳ超ＬＳＩの設計」
（１９８９−４−２５）　　培風館　　ｐ．２７に記載
されるようなものがあった。以下、その構成を図を用い
て説明する。

【０００３】図２は、Ｂｉ−ＣＭＯＳ論理回路の一つで
ある従来のＢｉ−ＣＭＯＳ２入力ＮＡＮＤ回路の回路図
である。

【０００４】このＮＡＮＤ回路は、入力信号Ｓａ，Ｓｂ
入力用の入力端子１，２及び出力信号Ｄ出力用の出力端
子３を有している。入力端子１，２には、ＣＭＯＳで構
成されたプッシュプル型の第１及び第２の入力回路１０
，２０が接続され、その第１及び第２の入力回路１０，
２０に、第１，第２の放電回路３０，４０がそれぞれ接
続されている。さらに、第１，第２の入力回路１０，２
０の出力側には、トーテムポール形の出力回路５０が接
続されている。

【０００５】第１の入力回路１０は、入力信号Ｓａと入
力信号Ｓｂの否定論理和を求める回路であり、ｐチャネ
ルＭＯＳ型トランジスタ（以下、ｐＭＯＳという）１１
とｐＭＯＳ１２とで構成されている。ｐＭＯＳ１１とｐ
ＭＯＳ１２は、ゲートがそれぞれ入力端子１，２に接続
され、ノードＮ１とノードＮ２との間に並列接続されて
いる。

【０００６】第２の入力回路２０は、第１の入力回路１
０に対して相補的にオン，オフ動作し、ｎチャネルＭＯ
Ｓ型トランジスタ（以下、ｎＭＯＳという）２１とｎＭ
ＯＳ２２とで構成されている。ｎＭＯＳ２１とｎＭＯＳ
２２は、ゲートがそれぞれ入力端子１，２に接続され、
ノードＮ３とノードＮ４との間に直列接続されている。

【０００７】放電回路３０は、入力回路１０の出力側の
ノードＮ２上の電荷を放電する回路であり、ｎＭＯＳ３
１とｎＭＯＳ３２とで構成されている。ｎＭＯＳ３１と
ｎＭＯＳ３２は、ゲートがそれぞれ入力端子１，２に接
続され、ノードＮ２と接地電位ＧＮＤ　との間に直列接
続されている。

【０００８】放電回路４０は、入力回路２０の出力側の
ノードＮ４上の電荷を放電する回路であり、ゲートが電
源電位Ｖｃｃに接続されたｎＭＯＳ４１で構成され、ノ
ードＮ４と接地電位ＧＮＤ　との間に接続されている。

【０００９】トーテムポール形の出力回路５０は、第１
の入力回路１０の出力に基づき出力端子３の充電を行う
プルアップ用の第１のバイポーラトランジスタ５１及び
第２の入力回路２０の出力に基づき出力端子３の放電を
行うプルダウン用の第２のバイポーラトランジスタ５２
を有し、トランジスタ５１が電源電位Ｖｃｃと出力端子
３との間に接続され、トランジスタ５２が出力端子３と
接地電位ＧＮＤ　との間に接続されている。

【００１０】次に、このＮＡＮＤ回路の動作を説明する
。

【００１１】入力信号Ｓａ，Ｓｂが共にハイレベル（以
下“Ｈ”という）の時、入力回路１０は、ｐＭＯＳ１１
，１２がオフでオフ動作する。放電回路３０は、ｎＭＯ
Ｓ３１，３２がオンでオン状態であるため、ノードＮ２
の電荷が放電され、接地電位ＧＮＤ　になってトランジ
スタ５１のベースには、ロウレベル（以下“Ｌ”という
）のベース電流が出力される。このため、トランジスタ
５１がオフ状態となる。入力回路２０は、ｎＭＯＳ２１
，２２がオンでオン動作し、出力端子３側に充電された
電荷がノードＮ３を介してノードＮ４へ流れ、トランジ
スタ５２へベース電流を出力する。トランジスタ５２が
オン状態となって出力端子３の電荷が放電されて出力端
子３には、“Ｌ”の出力信号Ｄが出力される。

【００１２】入力信号Ｓａ，Ｓｂが共に“Ｌ”の時、入
力回路１０は、ｐＭＯＳ１１，１２がオンでオン動作す
る。放電回路３０は、ｎＭＯＳ３１，３２がオフでオフ
状態であるため、ノードＮ２へ電源電位Ｖｃｃの電位“
Ｈ”が出力される。このため、トランジスタ５１がオン
状態となり、出力端子３に接続される負荷容量を充電す
る。入力回路２０は、ｎＭＯＳ２１，２２がオフでオフ
状態となり、ノードＮ４の電荷がｎＭＯＳ４１をドレイ
ン電流として流れて放電される。このため、ノードＮ４
は“Ｌ”になり、トランジスタ５２がオフ状態になって
出力端子３には“Ｈ”の出力信号Ｄが出力される。

【００１３】入力信号Ｓａ，Ｓｂのいづれかが“Ｌ”で
入力端子１と入力端子２に入力した場合は、入力回路２
０がオフ状態となり、出力端子３には“Ｈ”の出力信号
Ｄが出力される。

【００１４】このように、入力信号Ｓａ，Ｓｂが共に“
Ｈ”で入力端子１と入力端子２に入力した時のみ、出力
端子３に“Ｌ”の出力信号Ｄが出力される。

【００１５】このＮＡＮＤ回路は、ＣＭＯＳで構成され
た第１及び第２の入力回路１０，２０の低消費電力、高
動作マージン性を損なうことなく、バイポーラトランジ
スタ５１，５２の高い電流駆動能力を生かして負荷容量
の充放電の高速化を実現している。

【００１６】

【発明が解決しようとする課題】しかしながら、上記構
成のＮＡＮＤ回路では、入力信号Ｓａ，Ｓｂをすべて“
Ｈ”として出力端子３に“Ｌ”の出力信号Ｄを出力する
時、例えば、入力端子２に“Ｈ”を入力した状態で入力
端子１を“Ｌ”から“Ｈ”に変化させる場合（ａ）と、
入力端子１に“Ｈ”を入力した状態で入力端子２を“Ｌ
”から“Ｈ”に変化させる場合（ｂ）とでは、（ａ）の
方が入力回路２０の入力容量、即ちｎＭＯＳ２１，２２
の寄生容量を充電した後にノードＮ４にベース電流が現
れるため、トランジスタ５２へのベース電流の供給が遅
れる。このため、入力信号Ｓａ，Ｓｂの変化に対して出
力信号Ｄの遅延時間が遅れるという問題があった。

【００１７】本発明は、前記従来技術が持っていた課題
として、入力信号の変化に対して出力信号の遅延時間が
遅れるという点について解決したＢｉ−ＣＭＯＳ論理回
路を提供するものである。

【００１８】

【課題を解決するための手段】前記課題を解決するため
に、第１の発明は、複数の入力信号により相補的にオン
，オフ動作して逆位相の論理をとるプッシュプル型ＣＭ
ＯＳ構成の第１及び第２の入力回路と、出力端子に接続
され、前記第１の入力回路の出力をベースに入力して該
出力端子側を充電するプルアップ用の第１のバイポーラ
トランジスタと、前記出力端子に接続され、前記第２の
入力回路の出力をベースに入力して前記出力端子側を放
電するプルダウン用の第２のバイポーラトランジスタと
、前記第１及び第２のバイポーラトランジスタのベース
電荷をそれぞれ放電する第１及び第２の放電回路とを、
備えたＢｉ−ＣＭＯＳ論理回路において、前記第２の入
力回路を次のように構成したものである。

【００１９】即ち、第２の入力回路は、前記複数の入力
信号によりそれぞれオン，オフ動作する所定のゲート幅
の複数のＭＯＳトランジスタが直列接続された第１の直
列回路と、前記各ＭＯＳトランジスタのゲートと交差接
続されたゲートをそれぞれ有する所定のゲート幅の複数
のＭＯＳトランジスタが直列接続された第２の直列回路
とを備え、前記第１及び第２の直列回路を前記第２のバ
イポーラトランジスタのベースと前記出力端子との間に
並列接続したものである。

【００２０】第２の発明は、第１の発明のＢｉ−ＣＭＯ
Ｓ論理回路において、前記第１及び第２の入力回路をＮ
ＡＮＤ回路で構成したものである。

【００２１】

【作用】第１の発明は、以上のようにＢｉ−ＣＭＯＳ論
理回路を構成したので、プルアップ用の第１のバイポー
ラトランジスタは、第１の入力回路の出力により、出力
端子側を充電する。第２の入力回路は、オン動作時に出
力端子側の電荷がＭＯＳトランジスタのドレイン電流と
して流れ、プルダウン用の第２のバイポーラトランジス
タへベース電流を供給するように働く。

【００２２】ここで、第２の入力回路の入力容量は、第
１及び第２の直列回路が第２のバイポーラトランジスタ
のベースと前記出力端子との間に並列接続しているため
、各ＭＯＳトランジスタの寄生容量を小さく形成できる
。入力信号のすべてが“Ｈ”または“Ｌへ変化した時、
ＭＯＳトランジスタの寄生容量への充電が速く、高速に
ベース電流を供給できる。これにより、第２のバイポー
ラトランジスタは、高速なプルダウン動作を行い、出力
端子の電荷が放電する。

【００２３】第２の発明によれば、入力信号の変化に対
して立下り遅延時間の速いＮＡＮＤゲートを構成できる
。従って、前記課題を解決できるのである。

【００２４】

【実施例】第１の実施例 図１は、本発明のＢｉ−ＣＭＯＳ論理回路の第１の実施
例を示すＢｉ−ＣＭＯＳ２入力ＮＡＮＤ回路の回路図で
ある。

【００２５】このＮＡＮＤ回路は、入力信号Ｓａ，Ｓｂ
入力用の入力端子６１，６２及び出力信号Ｄ出力用の出
力端子６３を有している。入力端子６１，６２には、Ｃ
ＭＯＳで構成されたプッシュプル型の第１及び第２の入
力回路７０，８０が接続され、その第１及び第２の入力
回路７０，８０に、第１，第２の放電回路９０，１００
がそれぞれ接続されている。さらに、第１，第２の入力
回路７０，８０の出力側には、トーテムポール形の出力
回路１１０が接続されている。

【００２６】第１の入力回路７０は、入力信号Ｓａと入
力信号Ｓｂの否定論理和を求める回路であり、図２の従
来の入力回路１０と同一構成のｐＭＯＳ７１とｐＭＯＳ
７２とで構成されている。ｐＭＯＳ７１とｐＭＯＳ７２
は、ゲートがそれぞれ入力端子６１，６２に接続され、
ノードＮ６とノードＮ７との間に並列接続されている。

【００２７】第２の入力回路８０は、第１の入力回路７
０と相補的にオン，オフ動作し、図２の従来の入力回路
２０のｎＭＯＳ２１，２２のゲート幅に対して１／２の
ゲート幅で形成したｎＭＯＳ８１，ｎＭＯＳ８２が直列
接続された第１の直列回路８０ａと、ｎＭＯＳ８１，ｎ
ＭＯＳ８２のゲートと交差接続されたゲートを有するｎ
ＭＯＳ８３，ｎＭＯＳ８４が直列接続された第２の直列
回路８０ｂとを有し、ｎＭＯＳ８１及びｎＭＯＳ８４の
ゲートが入力端子６１に接続され、ｎＭＯＳ８２及びｎ
ＭＯＳ８３のゲートが入力端子６２に接続されている。 そして、第１，第２の直列回路８０ａ，８０ｂが、ノー
ドＮ８とノードＮ９との間に並列接続されている。この
入力回路８０の入力容量は、図２の従来の入力回路２０
の入力容量と同一容量となっている。

【００２８】放電回路９０は、入力回路７０の出力側の
ノードＮ７上の電荷を放電する回路であり、図２の従来
の入力回路１０と同一構成のｎＭＯＳ９１とｎＭＯＳ９
２とで構成されている。ｎＭＯＳ９１とｎＭＯＳ９２は
、ゲートがそれぞれ入力端子６１，６２に接続され、ノ
ードＮ７と接地電位ＧＮＤ　との間に直列接続されてい
る。

【００２９】放電回路１００は、入力回路８０の出力側
のノードＮ９上の電荷を放電する回路であり、ゲートが
電源電位Ｖｃｃに接続されたｎＭＯＳ１０１がノードＮ
９と接地電位ＧＮＤ　との間に接続されている。

【００３０】出力回路１１０は、第１の入力回路７０の
出力に基づき出力端子６３の充電を行うプルアップ用の
第１のバイポーラトランジスタ１１１と第２の入力回路
８０の出力に基づき出力端子６３の放電を行うプルダウ
ン用の第２のバイポーラトランジスタ１１２とを有して
いる。トランジスタ１１１が、電源電位Ｖｃｃと出力端
子６３との間に接続され、トランジスタ１１２が、出力
端子６３と接地電位ＧＮＤ　との間に接続されている。 トランジスタ１１１のベースに、ノードＮ７が接続され
、トランジスタ１１２のベースに、ノードＮ９が接続さ
れている。

【００３１】次に、このＮＡＮＤ回路の動作を、図３を
参照しつつ、入力端子６１に入力される入力信号Ｓａが
“Ｌ”で入力端子６２に入力される入力信号Ｓｂが“Ｈ
”の時の動作（Ａ）、及び（Ａ）の状態から入力端子６
１に入力される入力信号Ｓａが“Ｌ”→“Ｈ”に変化し
たときの動作（Ｂ）で説明する。

【００３２】図３は、図１中の入出力波形図であり、図
中破線で示す出力波形は、図２の従来回路の入力信号の
変化に対する出力信号の立下り動作を示すものである。

【００３３】（Ａ）　　入力信号Ｓａが“Ｌ”で入力信
号Ｓｂが“Ｈ”の場合 この動作では、常に、入力端子６２に、“Ｈ”の入力信
号Ｓｂを入力しておくため、第１，第２の入力回路７０
，８０において、ｐＭＯＳ７２はオフ状態、ｎＭＯＳ８
２，８３はオン状態である。

【００３４】入力端子６１に入力される入力信号Ｓａが
“Ｌ”であるので、入力回路７０において、ｐＭＯＳ７
１はオン状態で導通状態になっている。入力回路８０に
おいてｎＭＯＳ８１，８４は共にオフ状態である。

【００３５】入力回路７０では、ノードＮ７の電位が電
源電位Ｖｃｃになり、ｐＭＯＳ７１のドレイン電流によ
り、トランジスタ１１１にベース電流を供給する。この
ため、トランジスタ１１１はオン状態になり、出力端子
６３に接続される負荷及びトランジスタ１１２のコレク
タ・ベース間，ｎＭＯＳ８１，８３，８４のドレイン・
ソース間の寄生容量を充電する。ここで、ｎＭＯＳ８１
がオフ状態であるためにｎＭＯＳ８２の充電は行われな
い。ｎＭＯＳ８３はオン状態であるので、ｎＭＯＳ８３
のドレイン電流によってｎＭＯＳ８４の寄生容量を充電
する。

【００３６】このように、入力端子６１に入力される入
力信号Ｓａが“Ｌ”の場合、出力端子６３に接続される
負荷及びトランジスタ１１２，ｎＭＯＳ８１，８３，８
４の寄生容量を充電した状態にあるので、出力端子６３
に出力される出力信号Ｄは“Ｈ”である。

【００３７】（Ｂ）　　入力信号Ｓａが“Ｌ”→“Ｈ”
に変化した場合 入力端子６１に入力される入力信号Ｓａが“Ｈ”になる
と、入力回路７０において、ｐＭＯＳ７１はオフでオフ
動作となり、トランジスタ１１１がオフする。この時、
トランジスタ１１１を強制的に、オフさせるために、放
電回路９０のｎＭＯＳ９１，９２がオンとなり、ノード
Ｎ７上の電荷、即ちベース電流の放電が行われる。

【００３８】入力回路８０において、ｎＭＯＳ８１，８
４がオン状態となる。ｎＭＯＳ８１がオンすることによ
り、ノードＮ８の電荷が第１の直列回路８０ａを流れて
ｎＭＯＳ８１，８２の寄生容量を充電し、トランジスタ
１１２にベース電流を供給する。

【００３９】ｎＭＯＳ８４がオン状態となることにより
、ノードＮ８の電荷が第２の直列回路８０ｂを流れてｎ
ＭＯＳ８４の寄生容量のみを充電し、トランジスタ１１
２にベース電流を供給する。各ｎＭＯＳ８１〜８４のゲ
ート幅は、図２の従来の入力回路２０におけるｎＭＯＳ
２１，２２のそれぞれのゲート幅に対し１／２と小さく
形成されているので、その寄生容量の充電は速く、かつ
ノードＮ９、即ちトランジスタ１１２のベースに直接、
接続されたｎＭＯＳ８４により、高速にベース電流の供
給が行われる。出力回路１１０では、トランジスタ１１
２がオン状態となって出力端子６３の電荷が急速に放電
され、出力端子６３には、“Ｌ”の出力信号Ｄが出力さ
れる。

【００４０】本実施例によれば、入力回路８０において
、ｎＭＯＳ８１〜８４のそれぞれのゲート幅を図２の従
来の入力回路２０のｎＭＯＳ２１，２２のゲート幅の１
／２とし、第１の直列回路８０ａ及び第２の直列回路８
０ｂをトランジスタ１１２のベースと出力端子６３との
間に並列接続した構成としている。このため、第１，第
２の直列回路８０ａ，８０ｂにドレイン電流が流れる間
、トランジスタ１１２のベースに直接、接続されるｎＭ
ＯＳ８４の寄生容量を充電すればよく、その充電時間だ
け、短縮されてベース電流を速い時間で供給できる。 このため、トランジスタ１１２を急速にオン動作させる
ことができる。図３に示すように、図２の従来の入力信
号Ｓａの立上り動作に対する出力信号Ｄの立下り時の遅
延時間が小さくなり、出力端子６３に接続される負荷容
量の電荷を接地電位ＧＮＤ　に放電し、高速なプルダウ
ン動作が行える。

【００４１】第２の実施例 図４は、本発明のＢｉ−ＣＭＯＳ論理回路の第２の実施
例を示すＢｉ−ＣＭＯＳ４入力ＮＡＮＤ回路の回路図で
ある。

【００４２】この第２の実施例が前記第１の実施例と異
なる点は、入力の数を４とし、第１の入力回路７０−１
を、入力数に対応する数のｐＭＯＳ７１〜７４をノード
Ｎ６とノードＮ７との間に並列に接続し、第２の入力回
路８０−１をそれぞれの入力にゲートが接続するｎＭＯ
Ｓ８１〜８４を直列に接続した第３の直列回路８０ａ−
１及びｎＭＯＳ８５〜８８を直列に接続した第４の直列
回路８０ａ−１をノードＮ６とノードＮ７との間に並列
に接続したことである。他の放電回路９０，１００と出
力回路１１０については、第１の実施例の放電回路９０
，１００、出力回路１１０と同一構成である。

【００４３】第２の入力回路８０−１において、第３，
第４の直列回路８０ａ−１，８０ｂ−１の各ｎＭＯＳ８
１〜８８のゲート幅は、第１の実施例と同様に、図２の
従来回路のｎＭＯＳ２１，２２のゲート幅に対して１／
２のゲート幅で形成されている。

【００４４】このＮＡＮＤゲートでは、入力の変化に対
して第２の入力回路８０−１が高速にベース電流を出力
するので、第２のトランジスタ１１２により、高速なプ
ルダウン動作が行える。

【００４５】なお、本発明は、前記各実施例に限らず種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。

【００４６】（Ｉ）　　図１の第１，第２の入力回路７
０，８０、及び放電回路９０，１００を構成するｎＭＯ
ＳやｐＭＯＳは、それぞれチャネルの極性を変えて用い
てもよい。この場合、入力信号Ｓａ，Ｓｂの信号レベル
をインバータにより反転して用いるようにすれば、前記
実施例と同様の動作が行える。また、図１の放電回路９
０，１００は、抵抗素子やダイオード等で構成してもよ
い。

【００４７】（ＩＩ）　　図１の第２の入力回路８０で
は、ｎＭＯＳ８１，８２及びｎＭＯＳ８３，８４のゲー
ト幅を図２に示す従来回路のｎＭＯＳ２１，２２のゲー
ト幅の１／２として回路の入力容量を一定にしたが、ゲ
ート幅の設定に代えて、ゲートの膜厚等を変更するよう
にしてもよい。

【００４８】（ＩＩＩ）　　図１では、第１，第２の直
列回路８０ａ，８０ｂを２列並列に接続して図２の従来
回路の入力回路２０と同じ入力容量を得るようにしたが
、ＭＯＳトランジスタを直列接続した直列回路を３列以
上並列に接続して入力回路８０を構成してもよい。この
場合、ＭＯＳトランジスタのゲート幅を列数に応じて小
さくすればよい。

【００４９】（ＩＶ）　　図１の出力回路１１０は、Ｎ
ＰＮ型トランジスタ１１１，１１２に代えて、ＰＮＰ型
トランジスタを用いた構成としてもよい。この場合、第
１及び第２の電源電位の極性を変えて回路構成を適宜に
変形すればよい。

【００５０】（Ｖ）　　本発明に係るＢｉ−ＣＭＯＳＮ
ＡＮＤ回路は、図１及び図４以外の複数入力のＮＡＮＤ
回路とした構成が可能である。また、本発明では、Ｂｉ
−ＣＭＯＳ論理回路をＮＡＮＤ回路について説明したが
、図示の以外のＮＯＲ回路やインバータ等の他の論理回
路に適用できる。

【００５１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、Ｂｉ−ＣＭＯＳ論理回路において、プルダウ
ン側の第２の入力回路を、ＭＯＳトランジスタを直列接
続した第１，第２の直列回路を第２のトランジスタのベ
ースと出力端子側との間に並列接続した構成としたため
、第２の入力回路の入力容量の充電時間の短縮化が得ら
れ、ベース電流を速い時間で供給できて出力端子側の放
電速度の高速化が可能となる。また、相乗効果として従
来回路よりも平均伝搬遅延時間の高速化が期待できる。

【００５２】第２の発明によれば、入力信号の変化に対
して立下り遅延時間の速いＮＡＮＤゲートを実現できる
。

【図面の簡単な説明】

【図１】本発明のＢｉ−ＣＭＯＳ論理回路の第１の実施
例を示すＢｉ−ＣＭＯＳ２入力ＮＡＮＤ回路の回路図で
ある。

【図２】Ｂｉ−ＣＭＯＳ論理回路の一つである従来のＢ
ｉ−ＣＭＯＳ２入力ＮＡＮＤ回路の回路図である。

【図３】図１中の入出力波形図である。

【図４】本発明のＢｉ−ＣＭＯＳ論理回路の第２の実施
例を示すＢｉ−ＣＭＯＳ４入力ＮＡＮＤ回路の回路図で
ある。

【符号の説明】

７０，８０　　第１，第２の入力回路 ６３　　出力端子 １１１，１１２　　第１，第２のトランジスタ９０，１
００　　第１，第２の放電回路８１，８２，８３，８４
　　ｎＭＯＳ ８０ａ，８０ｂ　　第１，第２の直列回路Ｓａ，Ｓｂ　
　入力信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数の入力信号により相補的にオン，
   オフ動作して逆位相の論理をとるプッシュプル型ＣＭＯ
   Ｓ構成の第１及び第２の入力回路と、出力端子に接続さ
   れ、前記第１の入力回路の出力をベースに入力して該出
   力端子側を充電するプルアップ用の第１のバイポーラト
   ランジスタと、前記出力端子に接続され、前記第２の入
   力回路の出力をベースに入力して前記出力端子側を放電
   するプルダウン用の第２のバイポーラトランジスタと、
   前記第１及び第２のバイポーラトランジスタのベース電
   荷をそれぞれ放電する第１及び第２の放電回路とを、備
   えたＢｉ−ＣＭＯＳ論理回路において、前記第２の入力
   回路は、前記複数の入力信号によりそれぞれオン，オフ
   動作する所定のゲート幅の複数のＭＯＳトランジスタが
   直列接続された第１の直列回路と、前記各ＭＯＳトラン
   ジスタのゲートと交差接続されたゲートをそれぞれ有す
   る所定のゲート幅の複数のＭＯＳトランジスタが直列接
   続された第２の直列回路とを備え、前記第１及び第２の
   直列回路を前記第２のバイポーラトランジスタのベース
   と前記出力端子との間に並列接続したことを特徴とする
   Ｂｉ−ＣＭＯＳ論理回路。
2. 【請求項２】　　請求項１記載のＢｉ−ＣＭＯＳ論理回
   路において、前記第１及び第２の入力回路をＮＡＮＤ回
   路で構成したＢｉ−ＣＭＯＳ論理回路。