JPH04357832A - エッチング方法および薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，液晶表示装置（ＬＣＤ
）　やエレクトロルミネッセンス（ＥＬ）表示装置等に
用いられる薄膜トランジスタ（ＴＦＴ）　に係り，　と
くに，ＴＦＴのソース電極およびドレイン電極とドレイ
ンバスを構成する積層されたチタン層およびアルミニウ
ム層のエッチング方法に関する。

【０００２】

【従来の技術】ＴＦＴ　を有するＬＣＤ　の構造の一例
を図６に示す。同図（ａ）　は断面図，　同図（ｂ）　
は，　透明基板１側の上面図である。より正確には，　
同図（ａ）　は，　同図（ｂ）　のｘ−ｘ　断面を表し
ている。このＬＣＤ　の表示原理は，透明基板１上に表
示セルごとに形成された透明電極１Ａと，　透明基板２
上に形成された透明電極２Ａとの間に印加された電圧に
よる液晶層３の透過率の変化によって，　周囲とコント
ラストまたは色調の異なる表示ドットを発生させる。

【０００３】上記印加電圧は，　透明基板１上に形成さ
れたゲート電極４とアモルファスシリコン（ａ−Ｓｉ）
層５から成る能動層とで構成されるＴＦＴ　によってス
イッチングされる。図において，　符号６はゲート絶縁
層，　７はソース電極，　８はドレイン電極，　９はゲ
ートバス，　１０はドレインバスを示す。すなわち，ゲ
ートバス９は，　例えばＸ方向に配列したＴＦＴ　のゲ
ート電極４に接続されており，　ドレインバス１０はＹ
方向に配列したＴＦＴ　のドレイン電極８に接続されて
いる。したがって，　ゲートバス９とドレインバス１０
を選択してその交点のＴＦＴ　をスイッチングすること
により，　所望の表示ドットを発生することができる。 なお，　図示の構造は，　逆スタガー型と呼ばれるもの
である。これに対して，　基板側に能動層が形成され，
　この上にゲート電極やソースおよびドレイン電極を積
層したスタガー型の構造についても，　動作原理は上記
と同じである。

【０００４】

【発明が解決しようとする課題】通常，　ソース電極７
とドレイン電極８は，　チタン等の高融点金属またはそ
のシリサイドの層から成り，　また，　ドレインバス１
０としては，　アルミニウム層が用いられる。前者は，
　熱処理工程においてａ−Ｓｉ能動層５との反応を生じ
ないものとしてチタン層等が選ばれ，　また，　後者は
，　低抵抗率の細いドレインバス１０としては，　アル
ミニウムに代わる材料がないためである。

【０００５】従来の製造方法においては，　上記ソース
電極７およびドレイン電極８とドレインバス１０とは個
別に作製されていた。すなわち，ａ−Ｓｉ層５が形成さ
れた透明基板１上にチタン層を堆積し，　これをエッチ
ングしてソース電極７およびドレイン電極８を形成した
のち，　アルミニウム層を堆積し，これをドレインバス
１０の形状にエッチングする二段階のリソグラフ工程が
採られていた。

【０００６】上記ソース電極７およびドレイン電極８な
らびにドレインバス１０がチタン層とアルミニウム層の
二層構造であっても，機能および特性上なんらの問題は
ない。すなわち，このような二層を同一のリソグラフ工
程によりパターニングしてもよいのである。しかしなが
ら，　通常，チタン層のエッチングには塩素ガスまたは
塩素化合物ガスから成るエッチャントが用いられるため
，　パターニング後のアルミニウム層の表面に塩素分子
等が残留しやすい。このような残留塩素分子等は，　洗
浄処理によって容易に除去することが難しい。その結果
，　この残留塩素分子等によりアルミニウム層が腐食を
受け，アルミニウム層から成る細いドレインバス１０の
抵抗増大や断線が生じる。

【０００７】上記の理由により，　先にソース電極７お
よびドレイン電極８を構成するチタン層をエッチングし
，そののちアルミニウム層から成るドレインバス１０を
パターニングせざるを得なかったのである。このため，
　リソグラフ工程を効率化できず，また，各々のリソグ
ラフ工程におけるマスクパターンの位置合わせ余裕度に
起因する微細化，すなわち，高解像化に対する制約が生
じていた。

【０００８】さらに，従来の製造方法における別の問題
点として，ゲート電極４およびゲートバス９を形成する
ためのエッチング工程において，図７の断面図に示すよ
うに，　チタン層から成るゲート電極４およびゲートバ
ス９のエッジのテーパー角が大きく，　かつ，　透明基
板１面内におけるチタン層の層厚分布を考慮して，　オ
ーバーエッチングを行った場合，　透明基板１表面にお
けるＳｉＯ２層１Ｂがエッチングされてしまうことが挙
げられる。ゲート電極４のテーパー角が大きいことは，
　絶縁層のカバレッジ不良による短絡が生じやすくなる
。また，　ＳｉＯ２層１Ｂが薄くなるとピンホールが発
生し，透明基板上に形成される蓄積容量電極とゲートお
よびゲートバスとの間の絶縁不良が生じやすくなる。

【０００９】本発明は，上記チタン層とアルミニウム層
とを同一のリソグラフ工程でパターニング可能とし，こ
れにより，生産性の向上および高解像度化に対する制約
を緩和することを目的とする。また，　本発明の別の目
的は，テーパー角の小さいゲート電極４を形成可能とす
ることにより，　このテーパー角に関連する上記問題点
を防止することである。

【００１０】

【課題を解決するための手段】上記第１の目的は，絶縁
体によって覆われた基板の一表面に高融点金属またはそ
のシリサイドから成る層とアルミニウム層とを順次堆積
し，　該アルミニウム層の所定領域を選択的に覆うレジ
スト層を形成し，　該レジスト層をマスクとして該アル
ミニウム層を選択的にエッチングして該高融点金属層ま
たはシリサイド層を表出し，　該エッチングされたアル
ミニウム層の側面に塩素ガスまたは塩素化合物ガスから
成るエッチャントに耐性を有する保護膜を形成したのち
，該レジスト層から表出する高融点金属層またはシリサ
イド層を該塩素ガスまたは塩素化合物ガスから成るエッ
チャントを用いてドライエッチングする諸工程を含むこ
とを特徴とする本発明に係るエッチング方法，　または
，　複数の素子形成領域が画定された基板の一表面に，
該素子形成領域の各々において第１の方向に延在するチ
タンから成るゲート電極を，また，前記第１の方向に交
差する第２の方向に延在し且つ該第２の方向に配列した
複数の該ゲート電極に接続された少なくともチタンから
成るゲートバスを形成し，　該ゲート電極およびゲート
バスが形成された該透明基板表面に窒化シリコンから成
る第１の絶縁層と第１のアモルファスシリコン層と第２
の絶縁層とを順次堆積し，　該ゲート電極に対応するレ
ジスト層を該第２の絶縁層上に形成し，　該レジスト層
から表出する該第２の絶縁層を選択的にエッチングして
該第１のアモルファスシリコン層を表出し，　少なくと
も該表出した第１のアモルファスシリコン層を覆うよう
にしてドープトアモルファスシリコン層とチタン層とア
ルミニウム層とを順次堆積し，　各々の該ゲート電極の
両側に画定されたソース領域およびドレイン領域のそれ
ぞれに対応する部分と該ドレイン領域に対応する部分か
ら前記第２の方向に延在する部分とを残して該アルミニ
ウム層を選択的に除去したのち，該アルミニウム層から
表出する該チタン層を，　その層厚方向の一部を６弗化
硫黄と酸素の混合ガスから成るエッチャントを用いてド
ライエッチングし，　該アルミニウム層から表出する該
チタン層の残部と該ドープトアモルファスシリコン層と
を塩素ガスまたは塩素化合物ガスから成るエッチャント
を用いて順次選択的に除去して該第１のアモルファスシ
リコン層を表出し，　該表出した第１のアモルファスシ
リコン層を前記素子形成領域ごとに分離し，　該ソース
領域に対応する部分に残った該アルミニウム層に接続し
且つ各々の該素子形成領域ごとに分離した表示セル電極
を形成する諸工程を含むことを特徴とする本発明に係る
薄膜トランジスタの製造方法によって達成される。

【００１１】また本発明の第２の目的は，　チタン，タ
ンタルまたはモリブデン，あるいは，これらのシリサイ
ドから成る導電層を６弗化硫黄とヘリウムとの混合ガス
から成るエッチャントを用いるドライエッチングにより
パターニングすることを特徴とする本発明に係るエッチ
ング方法によって達成される。

【００１２】

【作用】アルミニウム層と積層されたチタン層をレジス
ト層をマスクとしてエッチングする際に，　例えばその
エッチング初期段階に，　６弗化硫黄（ＳＦ６）　と酸
素（Ｏ２）の混合ガスから成るエッチャントを用いるこ
とにより，　上層のアルミニウム層の側面に有機物から
成る保護膜が形成される。その結果，　アルミニウム層
は，　塩素ガスまたは塩素化合物ガスから成るエッチャ
ントを用いてチタン層をエッチングする工程において，
サイドエッチングを受けない。

【００１３】また，チタン等の高融点金属またはそのシ
リサイドから成る層をパターニングするためのエッチン
グにおいて，ＳＦ６とＨｅとの混合ガスから成るエッチ
ャントを用いることにより，　エッチングされたチタン
層等のエッジのテーパー角を減少でき，　また，　その
下地のＳｉＯ２層のエッチングが抑制される。

【００１４】

【実施例】図１は本発明のエッチング方法の原理を説明
するための工程における断面図であって，　同図（ａ）
　に示すように，　例えばガラスから成る基板２０上に
，　窒化シリコン（Ｓｉ３Ｎ４）　層から成る絶縁層２
１とチタン（Ｔｉ）層２２とアルミニウム（Ａｌ）層２
３とを順次堆積する。Ａｌ層２３上面の所定領域をマス
クするレジスト層２４を形成したのち，レジスト層２４
から表出するＡｌ層２３を選択的にエッチングする。こ
のエッチングは，　硝酸および酢酸を添加した燐酸水溶
液をエッチャントとするウエットエッチングにより行う
。同図における破線は，　上記エッチングにおいて除去
される部分と残る部分との境界を示す。

【００１５】次いで，　レジスト層２４をマスクとして
，　反応性イオンエッチング（ＲＩＥ）　のような異方
性エッチングによりＴｉ層２２をエッチングするのであ
るが，　このエッチングの初期に，　微量のＯ２を添加
したＳＦ６　をエッチャントとして用いる。その結果，
　図１（ｂ）　に示すように，　先にパターニングされ
たＡｌ層２３の側面に，　有機物から成る保護膜２５が
形成される。保護膜２５の生成機構は，ＲＩＥにおいて
レジスト層２４がスパッタリングされ，　このとき生じ
た分解生成物が，　Ａｌ層２３の側面のように比較的イ
オン照射を受け難い面に堆積して皮膜を形成するものと
考えられている。ＳＦ６　に添加された微量のＯ２は，
　上記のような分解生成物の生成を促進する。レジスト
層２４から表出しているＴｉ層２２の表面は，ＲＩＥに
おいてイオン照射を受けているため，保護膜２５が生成
しない。前記エッチングにおいてＡｌ層２３にサイドエ
ッチングを生じさせ，　その側面がレジスト層２４の端
辺よりも後退した形状としておくことにより，　Ａｌ層
２３の側面における保護膜２５の生成を促進することも
有効である。

【００１６】上記のようにして保護膜２５を形成したの
ち，　例えば塩素ガス（Ｃｌ２）　と三塩化硼素（ＢＣ
ｌ３）の混合ガスから成る周知のエッチャントを用い，
　図１（ｃ）　に示すように，　レジスト層２４をマス
クとしてＴｉ層２２をエッチングする。以後，　通常の
工程と同様に，　ドライアッシャーを用いてレジスト層
２４を除去する。この工程において，保護膜２５も除去
される。したがって，　パターニングされたＡｌ層２３
の表面には塩素分子等が残留せず，　前記のような腐食
も生じない。

【００１７】上記のような保護膜の形成は，　図２（ａ
）　に示すように，　レジスト層２４をマスクとしてＡ
ｌ層２３をエッチングする。そののち，　ヒータ加熱ま
たはプラズマ照射等によりレジスト層２４を溶融させ，
　同図（ｂ）　に示すように，　その一部がＡｌ層２３
の側面を覆うように流下させる別の方法を用いて行うこ
ともできる。上記Ａｌ層２３のエッチングにおいて，　
Ａｌ層２３の側面がレジスト層２４の端辺より後退する
ようにサイドエッチングしておくとよい。

【００１８】図３および図４は本発明に係るＴＦＴ　の
製造工程を説明するための要部断面図である。図３（ａ
）　を参照して，　ガラス等から成る透明基板３０の表
面には，　複数の素子形成領域と，　各々の素子形成領
域に対応する表示領域（いずれも図示省略）が画定され
ている。同図には，　Ｘ方向上の二つの素子形成領域の
各々に形成されたゲート電極３１と，　Ｘ方向に延在す
るとともにこれらゲート電極３１に接続されたゲートバ
ス３２が形成されている。 各々のゲート電極３１はＹ方向に延在している。

【００１９】ゲートバス３２は，あらかじめ透明基板３
０表面に形成されたアルミニウム層から成るコア部３２
Ａ　と，　これを覆うチタン層から成るクラッド部３２
Ｂ　とから構成される。コア部３２Ａ　は低抵抗のため
に設けられている。 ゲート電極３１は，　クラッド部３２Ｂ　と同一のチタ
ン層をパターニングして形成される。なお，　コア部３
２Ａ　の高さは５０ｎｍ程度であり，　これを含めたク
ラッド部３２Ｂ　の高さは８０ｎｍ程度である。

【００２０】上記のようなゲート電極３１とゲートバス
３２が形成された透明基板３０表面に厚さ約３００ｎｍ
　のＳｉ３Ｎ４　層３３を堆積する。透明基板１との接
着力を高めるために，　透明基板１との境界近傍におけ
るＳｉ３Ｎ４　層３３の一部を，　図３（ｂ）　に示す
ように，　厚さ約１００ｎｍ　のＳｉＯ２層３３Ｂ　で
置き換えてもよい。図３（ｂ）　は，　図３（ａ）　に
定義したＸ方向に垂直な断面図であり，　ゲートバス３
２の断面が示されている。

【００２１】次いでＳｉ３Ｎ４　層３３上に，　厚さ約
１５ｎｍのａ−Ｓｉ層３４，　厚さ約１５０ｎｍ　のＳ
ｉＯ２層３５，　厚さ約　５ｎｍのａ−Ｓｉ層３６を順
次堆積する。Ｓｉ３Ｎ４　層３３およびａ−Ｓｉ層３４
は，　後述するように，　それぞれ　ＴＦＴのゲート絶
縁層および能動層を構成する。ＳｉＯ２層３５は，　ａ
−Ｓｉ能動層３４のチャネル領域をマスクする絶縁層で
あり，　ａ−Ｓｉ層３６は，　次図に示すレジスト層の
接着力を高める目的で設けられる。これら各層の形成は
，　周知のＣＶＤ技術を用いて行えばよい。

【００２２】上記のようにして形成された多層構造にお
ける最上層のａ−Ｓｉ層３６上に，　通常のリソグラフ
技術を用いて，　図３（ｃ）　に示すように，　レジス
ト層３７を形成し，　レジスト層３７から表出するａ−
Ｓｉ層３６およびＳｉＯ２層３５を順次選択的にエッチ
ングする。これらは，　周知のＲＩＥ　法を用いて充分
な選択比を以て行うことができる。このようにして，　
チャネル領域の両側のａ−Ｓｉ層３４が表出される。 なお，　図３（ｃ）　は，　図３（ａ）　に定義したＹ
方向に垂直な断面図であり，　ゲート電極３１の断面が
示されている。

【００２３】以上は，　逆スタガー型のＴＦＴ　を作製
する従来の工程と同じである。上記ののち，　透明基板
３０表面に，　ｎ型不純物をドープした厚さ約５０ｎｍ
のシリコン（ｎ＋　−Ｓｉ）層と厚さ約１００ｎｍ　の
Ｔｉ層と厚さ約３００ｎｍ　のＡｌ層を順次堆積する。 そして，　このＡｌ層上に，　例えば図４（ａ）　の断
面図とこれに対応する上面図（ｂ）　に示すように，　
ソース領域４Ｓおよびドレイン領域４Ｄをマスクするレ
ジスト層４０を形成する。レジスト層４０は，　ドレイ
ン領域４Ｄに接続するとともにゲートバス３２に交差す
る方向（Ｙ方向）に延在する後述するドレインバス４１
を形成する領域をマスクする部分を有する。

【００２４】そして，　レジスト層４０をマスクとして
前記Ａｌ層とＴｉ層と　ｎ＋　−Ｓｉ　層を順次選択的
にエッチングし，　これにより表出した前記ａ−Ｓｉ層
３４を引き続きエッチングする。図４（ａ）　における
符号４２は前記　ｎ＋　−Ｓｉ　層，　４３は前記Ｔｉ
層，　４４は前記Ａｌ層を示す。上記エッチングは，　
Ａｌ層４４は硝酸および酢酸を添加した燐酸水溶液を用
いるウエットエッチングにより，　また，　Ｔｉ層４３
のエッチングは，　図１を参照して説明したごとく，　
例えばその初期にＳＦ６　とＯ２との混合ガスから成る
エッチャントを用いて行い，　これによりＡｌ層４４の
側面に保護膜（図示省略）を生成させる。そののちは，
　例えば　Ｃｌ２とＢＣｌ３との混合ガスから成る周知
のエッチャントを用いるＲＩＥにより，　Ｔｉ層４３と
　ｎ＋　−Ｓｉ　層４２とａ−Ｓｉ層３４とを順次エッ
チングする。 ゲート電極３１上のチャネル領域におけるａ−Ｓｉ層３
４は，　ＳｉＯ２層３５により保護されているためにエ
ッチングされない。

【００２５】上記のようにして，　ソース領域４Ｓおよ
びドレイン領域４Ｄのａ−Ｓｉ層３４にオーミック接触
した，ｎ＋　−Ｓｉ　層４２とＴｉ層４３とＡｌ層４４
の積層構造を有するソース電極およびドレイン電極とド
レインバス４１とが同一のリソグラフ工程によって形成
される。したがって，　工程が効率化されるとともに，
　ソースおよびドレイン電極とドレインバス４１との位
置合わせ余裕度が不要となり，　これらの微細化が可能
となる。

【００２６】上記ののち，　例えば錫（Ｓｎ）を添加し
たインジウム（Ｉｎ）から成るターゲットを反応性スパ
ッタリングして，　図４（ｃ）　の断面図およびこれに
対応する平面図（ｄ）　に示すように，　透明基板３０
表面に，　酸化インジウム（ＩＴＯ）　から成る透明導
電膜を堆積し，　これを表示領域ごとに分離した透明電
極４６にパターニングする。透明電極４６は，　ソース
領域４Ｓ上のＡｌ層４４に接続されている。

【００２７】上記のようにして，　本発明に係るＴＦＴ
　を備えたＬＣＤ　が完成する。なお，図４における符
号４１は，　ドレインバス４１と平行に設けられた周知
の冗長回路である。図５は，前ゲートバス３２をパター
ニングするための本発明に係るエッチング方法の説明図
である。同図（ａ）　を参照して，　従来と同様に，　
厚さ約２００ｎｍ　のＳｉＯ２層５０を形成されたガラ
ス等の透明基板３０の一表面に，　厚さ約５０ｎｍのア
ルミニウムから成るコア部３２Ａ　を形成する。次いで
，　コア部３２Ａ　を覆うようにして，　厚さ約８０ｎ
ｍのＴｉ層３２０　を堆積する。

【００２８】Ｔｉ層３２０　を前記クラッド部の形状に
パターニングするために，　レジスト層５１を用いてエ
ッチングするのであるが，　本発明においては，　この
ときのエッチャントとしてＳＦ６　とＨｅの混合ガスを
用いる。エッチャントがＳＦ６　のみの場合には，　図
７を参照して説明したように，　クラッド部３２Ｂ　の
エッジのテーパー角が大きく，　また，　オーバーエッ
チングの条件になったときに，　ＳｉＯ２層５０がエッ
チングされてしまう。

【００２９】これに対して，　ＳＦ６　にＨｅを添加す
ると，　図５（ｂ）　に示すように，　前記Ｔｉ層３２
０から成るクラッド部３２Ｂ　のエッジのテーパー角が
小さくなる。すなわち，クラッド部３２Ｂ　の側面が緩
やかな傾斜面となる。また，　前記Ｔｉ層３２０　のエ
ッチングを１０％程度のオーバーエッチングの条件に設
定しても，　ＳｉＯ２層５０がエッチングされない。す
なわち，Ｈｅ添加によりエッチングの均一性が改善され
，　結果として局部的にオーバーエッチングが過剰にな
る領域が生じなくなり，　ＳｉＯ２層の膜減りを小さく
抑えることが可能となる。なお，　Ｈｅの代わりにＮｅ
やＡｒ等のより質量の大きい希ガスを添加した場合には
，　Ｔｉ層３２０　のエッチング速度が低下するととも
に，　Ｈｅの添加のような上記の効果が認められなかっ
た。

【００３０】

【発明の効果】本発明によれば，　Ｔｉ層とＡｌ層との
積層構造を有するソース電極とドレイン電極およびドレ
インバスを，　同一のリソグラフ工程により一括してパ
ターニングでき，ＴＦＴの製造工程の効率化および高解
像度化が可能となる。また，　Ｔｉ層から成るゲートバ
スのコア部の側面の形状を緩やかな傾斜面とすることが
でき，　これにより従来の絶縁層のカバレッジ不足によ
る短絡の問題が解決され，　また，　Ｔｉ層のエッチン
グの均一性の向上により下地ＳｉＯ２層の膜減りが抑制
され，　蓄積容量電極とゲートおよびゲートバス間の短
絡不良の問題が解決される効果がある。

【図面の簡単な説明】

【図１】　　本発明の原理説明図

【図２】　　本発明における保護膜を形成する別法の説
明図

【図３】　　本発明に係るＴＦＴ　製造工程説明図（そ
の１）

【図４】　　本発明に係るＴＦＴ　製造工程説明
図（その２）

【図５】　　ゲートバス形成のための本発
明に係るエッチング方法説明図

【図６】　　従来のＴＦＴ　製造方法の問題点説明図

【
図７】　　従来のゲートバス形成方法の問題点説明図

【符号の説明】

２０，　３０　　基板　　　　　　　　　　　　　　　
　　　　　　　　　　　３２Ｂ　クラッド部 ２１　　絶縁層　　　　　　　　　　　　　　　　　　
　　　　　　　　　　３３　　Ｓｉ３Ｎ４　層２２，　
４３，　３２０　　Ｔｉ　層　　　　　　　　　　　　
　　　　　　　　３３Ｂ，　３５，　５０　　ＳｉＯ２
　層 ２３，　４４　　Ａｌ層　　　　　　　　　　　　　　
　　　　　　　　　　　　３４，　３６　　ａ−Ｓｉ層 ２４，　３７，　４０，　５１　　レジスト層　　　　
　　　　　　　　４１　　ドレインバス ２５　　保護膜　　　　　　　　　　　　　　　　　　
　　　　　　　　　　４２　　　ｎ＋　−Ｓｉ　層 ３１　　ゲート電極　　　　　　　　　　　　　　　　
　　　　　　　　４６　　透明電極３２　　ゲートバス
　　　　　　　　　　　　　　　　　　　　　　　　４
Ｓ　　ソース領域 ３２Ａ　コア部　　　　　　　　　　　　　　　　　　
　　　　　　　　　　４Ｄ　　ドレイン領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　絶縁体によって覆われた基板の一表面
   に高融点金属またはそのシリサイドから成る層とアルミ
   ニウム層とを順次堆積する工程と，該アルミニウム層の
   所定領域を選択的に覆うレジスト層を形成する工程と，
   該レジスト層をマスクとして該アルミニウム層を選択的
   にエッチングして該高融点金属層またはシリサイド層を
   表出する工程と，該エッチングされたアルミニウム層の
   側面に塩素ガスまたは塩素化合物ガスから成るエッチャ
   ントに耐性を有する保護膜を形成したのち，該レジスト
   層から表出する高融点金属層またはシリサイド層を該塩
   素ガスまたは塩素化合物ガスから成るエッチャントを用
   いてドライエッチングする工程とを含むことを特徴とす
   るエッチング方法。
2. 【請求項２】　　前記高融点金属層またはシリサイド層
   をドライエッチングする工程の少なくとも初期に６弗化
   硫黄と酸素との混合ガスから成るエッチャントを用いる
   ことにより前記保護膜を形成することを特徴とする請求
   項１記載のエッチング方法。
3. 【請求項３】　　前記レジスト層をマスクとして前記ア
   ルミニウム層をエッチングしたのち該レジスト層を加熱
   またはプラズマに曝して溶融させることにより該エッチ
   ングされたアルミニウム層の側面に該溶融レジスト層か
   ら成る前記保護膜を形成することを特徴とする請求項１
   記載のエッチング方法。
4. 【請求項４】　　複数の素子形成領域が画定された基板
   の一表面に，該素子形成領域の各々において第１の方向
   に延在するチタンから成るゲート電極を，また，前記第
   １の方向に交差する第２の方向に延在し且つ該第２の方
   向に配列した複数の該ゲート電極に接続された少なくと
   もチタンから成るゲートバスを形成する工程と，該ゲー
   ト電極およびゲートバスが形成された該透明基板表面に
   窒化シリコンから成る第１の絶縁層と第１のアモルファ
   スシリコン層と第２の絶縁層とを順次堆積する工程と，
   該ゲート電極に対応するレジスト層を該第２の絶縁層上
   に形成する工程と，該レジスト層から表出する該第２の
   絶縁層を選択的にエッチングして該第１のアモルファス
   シリコン層を表出する工程と，少なくとも該表出した第
   １のアモルファスシリコン層を覆うようにしてドープト
   アモルファスシリコン層とチタン層とアルミニウム層と
   を順次堆積する工程と，各々の該ゲート電極の両側に画
   定されたソース領域およびドレイン領域のそれぞれに対
   応する部分と該ドレイン領域に対応する部分から前記第
   ２の方向に延在する部分とを残して該アルミニウム層を
   選択的に除去したのち，該アルミニウム層から表出する
   該チタン層を，　その層厚方向の一部を６弗化硫黄と酸
   素の混合ガスから成るエッチャントを用いてドライエッ
   チングする工程と，該アルミニウム層から表出する該チ
   タン層の残部と該ドープトアモルファスシリコン層とを
   塩素ガスまたは塩素化合物ガスから成るエッチャントを
   用いて順次選択的に除去して該第１のアモルファスシリ
   コン層を表出する工程と，該表出した第１のアモルファ
   スシリコン層を前記素子形成領域ごとに分離する工程と
   ，該ソース領域に対応する部分に残った該アルミニウム
   層に接続し且つ各々の該素子形成領域ごとに分離した表
   示セル電極を形成する工程とを含むことを特徴とする薄
   膜トランジスタの製造方法。
5. 【請求項５】　　チタン，タンタルまたはモリブデン，
   あるいは，これらのシリサイドから成る導電層を６弗化
   硫黄とヘリウムとの混合ガスから成るエッチャントを用
   いるドライエッチングによりパターニングすることを特
   徴とするエッチング方法。