JPH04357872A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH04357872A JPH04357872A JP3132739A JP13273991A JPH04357872A JP H04357872 A JPH04357872 A JP H04357872A JP 3132739 A JP3132739 A JP 3132739A JP 13273991 A JP13273991 A JP 13273991A JP H04357872 A JPH04357872 A JP H04357872A
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- Japan
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- 230000003321 amplification Effects 0.000 claims description 20
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 20
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000001404 mediated effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフォトダイオードを用い
た光電変換装置に関するものである。
た光電変換装置に関するものである。
【０００２】
【従来の技術】光電変換装置を用いて微弱な光検出を行
なうときには、Ｓ／Ｎ比を向上させることと、感度を高
くすることが重要になり、このためフォトダイオードの
光電荷蓄積動作が幅広く利用されている。
なうときには、Ｓ／Ｎ比を向上させることと、感度を高
くすることが重要になり、このためフォトダイオードの
光電荷蓄積動作が幅広く利用されている。
【０００３】図３は従来装置の回路図である。電流増幅
用のソースホロワ回路は増幅用のＦＥＴＱ１ と、ゲー
トにバイアスＶＢ が与えられる電流源としてのＦＥＴ
Ｑ２ で構成され、ＦＥＴＱ１ のゲートには光電変換
素子としてのフォトダイオードＰＤが接続される。そし
て、フォトダイオードＰＤにはリセットパルスΦＲ で
オン／オフするＦＥＴＱ３ を介して、リセット電圧Ｖ
Ｒ が印加されるようになっている。ここで、フォトダ
イオードＰＤの端子間電圧をＶＰＤ、寄生容量をＣＰＤ
、蓄積電荷量をＱＰＤとすると、ＱＰＤ＝ＣＰＤ・ＶＰ
Ｄの関係がある。このため、フォトダイオードＰＤの受
光面積を大きくしても、上記ＣＰＤも大きくなるため、
ＶＰＤすなわちフォトダイオードＰＤの出力（ＦＥＴＱ
１ のゲートの電位）を大きくとれない。
用のソースホロワ回路は増幅用のＦＥＴＱ１ と、ゲー
トにバイアスＶＢ が与えられる電流源としてのＦＥＴ
Ｑ２ で構成され、ＦＥＴＱ１ のゲートには光電変換
素子としてのフォトダイオードＰＤが接続される。そし
て、フォトダイオードＰＤにはリセットパルスΦＲ で
オン／オフするＦＥＴＱ３ を介して、リセット電圧Ｖ
Ｒ が印加されるようになっている。ここで、フォトダ
イオードＰＤの端子間電圧をＶＰＤ、寄生容量をＣＰＤ
、蓄積電荷量をＱＰＤとすると、ＱＰＤ＝ＣＰＤ・ＶＰ
Ｄの関係がある。このため、フォトダイオードＰＤの受
光面積を大きくしても、上記ＣＰＤも大きくなるため、
ＶＰＤすなわちフォトダイオードＰＤの出力（ＦＥＴＱ
１ のゲートの電位）を大きくとれない。
【０００４】そこで、上記図３の回路には、例えば特開
昭６３−１６１７８４の如く、図４のような改良がなさ
れている。すなわち、ゲートに固定バイアスＶＴ が与
えられたＦＥＴＱ４ を設け、フォトダイオードＰＤの
寄生容量を回路系から切り離している。同図の回路にお
いて、制御用のＦＥＴＱ４ は通常時にはＶＴ によっ
てクランプされ、高抵抗とされているが、リセット時に
はＦＥＴＱ３ と共にＦＥＴＱ４ もオンにする。これ
により、フォトダイオードＰＤとＦＥＴＱ１ のゲート
はリセット電圧ＶＲ に初期設定される。ＦＥＴＱ３
とＦＥＴＱ４ がオフになると、フォトダイオードＰＤ
の蓄積動作が開始し、入射光量に応じて放電され、フォ
トダイオードＰＤとＦＥＴＱ１ のゲート電位が変化す
る。この変化は、ＦＥＴＱ１ とＦＥＴＱ２ からなる
ソースホロワ回路を介して取り出されるが、出力インピ
ーダンスは低いため、Ｓ／Ｎ特性は大きく改善される。 また、高抵抗のＦＥＴＱ４ の作用により、図３の回路
より以上の高感度化ができる。
昭６３−１６１７８４の如く、図４のような改良がなさ
れている。すなわち、ゲートに固定バイアスＶＴ が与
えられたＦＥＴＱ４ を設け、フォトダイオードＰＤの
寄生容量を回路系から切り離している。同図の回路にお
いて、制御用のＦＥＴＱ４ は通常時にはＶＴ によっ
てクランプされ、高抵抗とされているが、リセット時に
はＦＥＴＱ３ と共にＦＥＴＱ４ もオンにする。これ
により、フォトダイオードＰＤとＦＥＴＱ１ のゲート
はリセット電圧ＶＲ に初期設定される。ＦＥＴＱ３
とＦＥＴＱ４ がオフになると、フォトダイオードＰＤ
の蓄積動作が開始し、入射光量に応じて放電され、フォ
トダイオードＰＤとＦＥＴＱ１ のゲート電位が変化す
る。この変化は、ＦＥＴＱ１ とＦＥＴＱ２ からなる
ソースホロワ回路を介して取り出されるが、出力インピ
ーダンスは低いため、Ｓ／Ｎ特性は大きく改善される。 また、高抵抗のＦＥＴＱ４ の作用により、図３の回路
より以上の高感度化ができる。
【０００５】
【発明が解決しようとする課題】しかし、上記の図４の
回路では、フォトダイオードＰＤの電位変化そのものを
出力として取り出しているため、十分な感度の向上が望
めない。また、高抵抗のＦＥＴＱ４ によって回路のＣ
Ｒ時定数が大きくなり、高速動作に適さなくなる。さら
に、フォトダイオードＰＤのサイズが小型になってＦＥ
ＴＱ１ のゲート容量よりもＣＰＤの方が小さくなると
、逆に感度も低下してしまう。
回路では、フォトダイオードＰＤの電位変化そのものを
出力として取り出しているため、十分な感度の向上が望
めない。また、高抵抗のＦＥＴＱ４ によって回路のＣ
Ｒ時定数が大きくなり、高速動作に適さなくなる。さら
に、フォトダイオードＰＤのサイズが小型になってＦＥ
ＴＱ１ のゲート容量よりもＣＰＤの方が小さくなると
、逆に感度も低下してしまう。
【０００６】そこで本発明は、高感度であって高速動作
が可能な光電変換装置を提供することを目的とする。
が可能な光電変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る光電変換装
置は、増幅用ＦＥＴのソースに電流源を接続することに
より、それぞれ構成された第１および第２のソースホロ
ワ回路と、第１のソースホロワ回路の増幅用ＦＥＴのゲ
ートとソースの間に接続されたフォトダイーオドと、第
１および第２のソースホロワ回路の増幅用ＦＥＴのゲー
ト相互間に接続され、フォトダイオードのリセット時に
オンとされる制御用ＦＥＴと、フォトダイオードと第２
のソースホロワ回路の増幅用ＦＥＴのゲートとの間に、
リセットパルスに応答してリセット電位を与えるリセッ
ト用ＦＥＴとを備える。
置は、増幅用ＦＥＴのソースに電流源を接続することに
より、それぞれ構成された第１および第２のソースホロ
ワ回路と、第１のソースホロワ回路の増幅用ＦＥＴのゲ
ートとソースの間に接続されたフォトダイーオドと、第
１および第２のソースホロワ回路の増幅用ＦＥＴのゲー
ト相互間に接続され、フォトダイオードのリセット時に
オンとされる制御用ＦＥＴと、フォトダイオードと第２
のソースホロワ回路の増幅用ＦＥＴのゲートとの間に、
リセットパルスに応答してリセット電位を与えるリセッ
ト用ＦＥＴとを備える。
【０００８】
【作用】本発明の構成によれば、第１のソースホロワ回
路の増幅用ＦＥＴのゲート・ソース間にフォトダイオー
ドが接続されるので、フォトダイオードのアノードとカ
ソード間電圧（端子間電圧）は一定に保持される。した
がって、光入射により生成した光電流成分のみが、制御
用ＦＥＴを介して第２のソースホロワ回路の増幅用ＦＥ
Ｔに流れる。
路の増幅用ＦＥＴのゲート・ソース間にフォトダイオー
ドが接続されるので、フォトダイオードのアノードとカ
ソード間電圧（端子間電圧）は一定に保持される。した
がって、光入射により生成した光電流成分のみが、制御
用ＦＥＴを介して第２のソースホロワ回路の増幅用ＦＥ
Ｔに流れる。
【０００９】
【実施例】以下、図１および図２にもとづいて、本発明
の一実施例を説明する。
の一実施例を説明する。
【００１０】図１は実施例の回路図である。図示の通り
、第１ソースホロワ回路１１は増幅用ＦＥＴＱ５ と電
流源ＦＥＴＱ６ で構成され、第２のソースホロワ回路
１２は増幅用ＦＥＴＱ１ と電流源ＦＥＴＱ２ で構成
される。フォトダイオードＰＤはＦＥＴＱ５ のゲート
・ソース間に接続され、第１のソースホロワ回路１１と
第２のソースホロワ回路１２の間には制御用ＦＥＴＱ４
が介在されている。また、制御用ＦＥＴＱ４ と増幅
用ＦＥＴＱ１ の間は、リセット用ＦＥＴＱ３ を介し
てリセット電圧ＶＲ に接続される。そして、これらは
単一の半導体基板（図示せず）にモノリシックに集積さ
れている。
、第１ソースホロワ回路１１は増幅用ＦＥＴＱ５ と電
流源ＦＥＴＱ６ で構成され、第２のソースホロワ回路
１２は増幅用ＦＥＴＱ１ と電流源ＦＥＴＱ２ で構成
される。フォトダイオードＰＤはＦＥＴＱ５ のゲート
・ソース間に接続され、第１のソースホロワ回路１１と
第２のソースホロワ回路１２の間には制御用ＦＥＴＱ４
が介在されている。また、制御用ＦＥＴＱ４ と増幅
用ＦＥＴＱ１ の間は、リセット用ＦＥＴＱ３ を介し
てリセット電圧ＶＲ に接続される。そして、これらは
単一の半導体基板（図示せず）にモノリシックに集積さ
れている。
【００１１】次に、上記実施例の動作を説明する。まず
、リセット用ＦＥＴＱ３ と制御用ＦＥＴＱ４ を同時
にＯＮさせ、第２のソースホロワ回路１２の増幅用ＦＥ
ＴＱ１ のゲートを初期電圧に設定する。次いで、リセ
ット用ＦＥＴＱ３ をオフにする。このとき、フォトダ
イオードＰＤに光照射がされていると、フォトダイオー
ドＰＤに光電流が流れ、増幅用ＦＥＴＱ１ のゲートの
電荷が放電されていく。しかしながら、フォトダイオー
ドＰＤには第１のソースホロワ回路１１の作用によって
バイアスが印加されていないため、フォトダイオードＰ
Ｄの充放電流はいっさい流れない。このため、フォトダ
イオードＰＤの光電流は全て第２のソースホロワ回路１
２の増幅用ＦＥＴＱ１ のゲート電圧変化に利用される
。以上により、光検出感度を向上させるためには、増幅
用ＦＥＴＱ１ のゲート容量とこれに付随する寄生容量
を小さくすればよいことになり、フォトダイオードＰＤ
のサイズに影響されない。具体的には、ＶＤＤを＋５Ｖ
とし、リセット電圧ＶＲ を＋３Ｖとし、リセットパル
スΦＲ およびＶＴ をローレベルで０（ゼロ）Ｖ、ハ
イレベルで＋５Ｖとすれはよい。 本発明の光電変換
装置は、ソースホロワ回路を用いてフォトダイオードＰ
Ｄの端子間電圧を略一定とした点に特徴がある。ここで
、ソースホロワ回路は図２（ａ），（ｂ）のように構成
される。すなわち、一般にソースホロワ回路は増幅用Ｆ
ＥＴＱ１１と電流源を有し、この電流源は純抵抗Ｒ、あ
るいはゲートに一定バイアスＶＢ が与えられるＦＥＴ
Ｑ１２で構成される。このようなソースホロワ回路は電
流増幅のみであって、電圧利得はほぼ１であるので、Ｆ
ＥＴＱ１１のゲート・ソース間電圧は一定となる。した
がって、フォトダイオードＰＤの端子間電圧は変わらな
いので、その接合容量ＣＰＤも変化せず、従ってフォト
ダイオードＰＤを大型にして感度を高めたとしても、高
速性は維持されることになる。すなわち、ＣＰＤは変化
しないから、フォトダイオードＰＤで生成した光電流の
みが制御用ＦＥＴＱ４ に流れ、フォトダイオードＰＤ
のキャパシタ自体の充放電は生じないのである。
、リセット用ＦＥＴＱ３ と制御用ＦＥＴＱ４ を同時
にＯＮさせ、第２のソースホロワ回路１２の増幅用ＦＥ
ＴＱ１ のゲートを初期電圧に設定する。次いで、リセ
ット用ＦＥＴＱ３ をオフにする。このとき、フォトダ
イオードＰＤに光照射がされていると、フォトダイオー
ドＰＤに光電流が流れ、増幅用ＦＥＴＱ１ のゲートの
電荷が放電されていく。しかしながら、フォトダイオー
ドＰＤには第１のソースホロワ回路１１の作用によって
バイアスが印加されていないため、フォトダイオードＰ
Ｄの充放電流はいっさい流れない。このため、フォトダ
イオードＰＤの光電流は全て第２のソースホロワ回路１
２の増幅用ＦＥＴＱ１ のゲート電圧変化に利用される
。以上により、光検出感度を向上させるためには、増幅
用ＦＥＴＱ１ のゲート容量とこれに付随する寄生容量
を小さくすればよいことになり、フォトダイオードＰＤ
のサイズに影響されない。具体的には、ＶＤＤを＋５Ｖ
とし、リセット電圧ＶＲ を＋３Ｖとし、リセットパル
スΦＲ およびＶＴ をローレベルで０（ゼロ）Ｖ、ハ
イレベルで＋５Ｖとすれはよい。 本発明の光電変換
装置は、ソースホロワ回路を用いてフォトダイオードＰ
Ｄの端子間電圧を略一定とした点に特徴がある。ここで
、ソースホロワ回路は図２（ａ），（ｂ）のように構成
される。すなわち、一般にソースホロワ回路は増幅用Ｆ
ＥＴＱ１１と電流源を有し、この電流源は純抵抗Ｒ、あ
るいはゲートに一定バイアスＶＢ が与えられるＦＥＴ
Ｑ１２で構成される。このようなソースホロワ回路は電
流増幅のみであって、電圧利得はほぼ１であるので、Ｆ
ＥＴＱ１１のゲート・ソース間電圧は一定となる。した
がって、フォトダイオードＰＤの端子間電圧は変わらな
いので、その接合容量ＣＰＤも変化せず、従ってフォト
ダイオードＰＤを大型にして感度を高めたとしても、高
速性は維持されることになる。すなわち、ＣＰＤは変化
しないから、フォトダイオードＰＤで生成した光電流の
みが制御用ＦＥＴＱ４ に流れ、フォトダイオードＰＤ
のキャパシタ自体の充放電は生じないのである。
【００１２】なお、ソースホロワ回路とフォトダイオー
ドＰＤを組み合わせたものとしては、例えばＣＣＤなど
では図２（ｃ）のような回路が用いられるが、これは本
発明の用法とは異なるものである。図２（ｃ）のものは
、フォトダイオードＰＤからの出力は増幅用のＦＥＴの
ゲートに与えられることはなく、転送ゲートによって転
送されていくものであり、またリセット電圧ＶＲ によ
ってフォトダイオードがリセットされることもない。本
発明は、ＣＣＤにおける場合よりも、フォトダイオード
ＰＤがはるかに大きいとき有効となるものである。
ドＰＤを組み合わせたものとしては、例えばＣＣＤなど
では図２（ｃ）のような回路が用いられるが、これは本
発明の用法とは異なるものである。図２（ｃ）のものは
、フォトダイオードＰＤからの出力は増幅用のＦＥＴの
ゲートに与えられることはなく、転送ゲートによって転
送されていくものであり、またリセット電圧ＶＲ によ
ってフォトダイオードがリセットされることもない。本
発明は、ＣＣＤにおける場合よりも、フォトダイオード
ＰＤがはるかに大きいとき有効となるものである。
【００１３】本発明は、ＦＥＴによって回路を構成した
ものに限らず、ＢＰＴ（バイポーラトランジスタ）によ
って構成したものにも適用できる。この場合には、上記
ソースホロワ回路はエミッタホロワ回路によって置換さ
れる。
ものに限らず、ＢＰＴ（バイポーラトランジスタ）によ
って構成したものにも適用できる。この場合には、上記
ソースホロワ回路はエミッタホロワ回路によって置換さ
れる。
【００１４】
【発明の効果】以上の通り、本発明の構成によれば、第
１のソースホロワ回路の増幅用ＦＥＴのゲート・ソース
間にフォトダイオードが接続されるので、フォトダイオ
ードのアノードとカソード間電圧（端子間電圧）は一定
に保持される。したがって、光入射により生成した光電
流成分のみが、制御用ＦＥＴを介して第２のソースホロ
ワ回路の増幅用ＦＥＴに流れる。このため、高感度であ
って高速動作が可能な光電変換装置を提供できる。
１のソースホロワ回路の増幅用ＦＥＴのゲート・ソース
間にフォトダイオードが接続されるので、フォトダイオ
ードのアノードとカソード間電圧（端子間電圧）は一定
に保持される。したがって、光入射により生成した光電
流成分のみが、制御用ＦＥＴを介して第２のソースホロ
ワ回路の増幅用ＦＥＴに流れる。このため、高感度であ
って高速動作が可能な光電変換装置を提供できる。
【図１】実施例に係る光電変換装置の回路図である。
【図２】実施例に用い得るソースホロワ回路の回路図で
ある。
ある。
【図３】従来の光電変換装置の回路図である。
【図４】従来の別の光電変換装置の回路図である。
１１…第１のソースホロワ回路
１２…第２のソースホロワ回路
ＰＤ…フォトダイオード
Ｑ３ …リセット用ＦＥＴ
Ｑ４ …制御用ＦＥＴ
Claims (2)
- 【請求項１】 増幅用ＦＥＴのソースに電流源を接続
することにより、それぞれ構成された第１および第２の
ソースホロワ回路と、前記第１のソースホロワ回路の増
幅用ＦＥＴのゲートとソースの間に接続されたフォトダ
イオードと、前記第１および第２のソースホロワ回路の
増幅用ＦＥＴのゲート相互間に接続され、前記フォトダ
イオードのリセット時にオンとされる制御用ＦＥＴと、
前記フォトダイオードと前記第２のソースホロワ回路の
増幅用ＦＥＴのゲートとの間に、リセットパルスに応答
してリセット電位を与えるリセット用ＦＥＴとを備える
ことを特徴とする光電変換装置。 - 【請求項２】 前記第１および第２のソースホロワ回
路と、前記フォトダイオードと、前記制御用ＦＥＴと、
前記リセット用ＦＥＴが半導体基板にモノリシックに形
成されている請求項１記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132739A JPH04357872A (ja) | 1991-06-04 | 1991-06-04 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132739A JPH04357872A (ja) | 1991-06-04 | 1991-06-04 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357872A true JPH04357872A (ja) | 1992-12-10 |
Family
ID=15088466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132739A Pending JPH04357872A (ja) | 1991-06-04 | 1991-06-04 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566697B1 (en) | 2000-11-28 | 2003-05-20 | Dalsa, Inc. | Pinned photodiode five transistor pixel |
| JP2021158375A (ja) * | 2015-10-09 | 2021-10-07 | 株式会社半導体エネルギー研究所 | 撮像装置 |
-
1991
- 1991-06-04 JP JP3132739A patent/JPH04357872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566697B1 (en) | 2000-11-28 | 2003-05-20 | Dalsa, Inc. | Pinned photodiode five transistor pixel |
| JP2021158375A (ja) * | 2015-10-09 | 2021-10-07 | 株式会社半導体エネルギー研究所 | 撮像装置 |
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