JPH04358252A - ワークステーションおよびその構成方法 - Google Patents

ワークステーションおよびその構成方法

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JPH04358252A
JPH04358252A JP3242423A JP24242391A JPH04358252A JP H04358252 A JPH04358252 A JP H04358252A JP 3242423 A JP3242423 A JP 3242423A JP 24242391 A JP24242391 A JP 24242391A JP H04358252 A JPH04358252 A JP H04358252A
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JP
Japan
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unit
register
configuration
units
data
Prior art date
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JP3242423A
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English (en)
Inventor
Anton Goeppel
アントン　ゴーペル
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NCR Voyix Corp
Original Assignee
NCR Corp
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Logic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は始動時に構成化される複
数のユニットを有するワークステーションまたはそれに
類似のデータ処理システムに関し、特に比較的多数のそ
のようなユニットの構成を行なう方法およびシステムに
関する。
【０００２】
【従来の技術】公知ワークステーションはシステムボー
ドに設けられた特定のＣＰＵ（中処理ユニット）、例え
ばインテル８６３８６マイクロプロセッサをメモリ等の
チップユニット、種々の周辺インターフェース、および
システムバス制御器と併せて使用する。ＣＰＵおよび上
記のデバイスは相互に通信し、またバッファを介して制
御線、アドレス線およびデータ線を含むローカルバスを
通して通信する。一般的に、システムは特定のＣＰＵに
合わせて設計される。このことは、いろいろのＣＰＵを
使用するワークステーションにおいては非常に広範囲に
異なるチップユニットが必要となることを意味する。ロ
ーカルバスもまた特定の構成に合わせて設計される。他
のシステムとの互換性を維持するためには、いろいろの
ユニットおよびそれらのＩ／Ｏレジスタ（入出力レジス
タ）の特性および機能が詳細な指定条件により厳しく定
められてしまう。従ってそのようなシステムを拡張のた
めまたは性能改良のために変更することは困難である。
【０００３】当該システムボードおよびこれに接続され
るユニットの特定の設計に応じて、当該システムボード
ユニットおよびこれに接続するカードを構成する必要が
ある。例えば、システムを設置するとき、あるいはこれ
に何らかの変更を行なうときがこれに当たる。かつては
これはスイッチその他の機械的装置により行なわれてい
た。近年になって、そのような機械的手段は、設定モー
ドでシステムボードおよびそのアダプタの構成（ｃｏｎ
ｆｉｇｕｒａｔｉｏｎ）を行なう所謂「プログラマブル
オプション選択（ＰＯＳ）」搭載プログラムによって取
って代わられた。予定通りの厳格なシステムボード設計
に従うときは、構成は非常に小数の予定数のシステムユ
ニットボードを別個の設定ラインでアクティブ化するこ
とにより行なわれる。
【０００４】しかしながらもしも当該システムをさらに
ユニットの数を変更して著しく拡張しようとすると、そ
の構成を行なうことは困難となる。その主な理由は、シ
ステムボードのＩ／Ｏレジスタに指定されたアドレスの
数は限定されており、またいろいろの目的に占用されて
いるかまたは予約されているからである。
【０００５】
【発明が解決しようとする課題】従って本発明は柔軟性
ある構成のできるワークステーションを構成するための
方法を与えることを課題とする。
【０００６】本発明の別の課題は広範囲に拡張可能な構
成が出来るワークステーションを与えることである。
【０００７】
【課題を解決するための手段】簡単に述べると、本発明
の一態様はいくつかの共通アドレスを共有する複数ワー
クステーションユニットを構成する方法を与える。これ
らのユニットは一度に一つアクティブ化され、該アクテ
ィブ化したユニットは該共有アドレスに相応する構成デ
ータを与えられる。このようにして有限数のＩ／Ｏアド
レスを用いてワークステーションのユニット数に制限さ
れずにユニットの構成化ができる。
【０００８】さらに特定すると、本発明の一形態は、各
々がポインタレジスタと、ラッチレジスタと、複数の構
成化レジスタとを含む機能的ユニットが直列に複数接続
されたワークステーションの構成を行なう方法を与える
。該ユニット列のうちの第一のユニットがアクティブ化
される。該アクティブ化したユニットの該ポインタおよ
びラッチレジスタに、アドレスデータおよび相応の構成
データが継続的に与えられる。次いで該ポインタレジス
タに保持されている相応のアドレスにより選択される構
成化レジスタの一つに、該ラッチレジスタから当該デー
タが書き込まれる。先行ユニットが予定の値を受信した
ことに呼応して、構成を行なうため当該ユニット列の次
のユニットがアクティブ化される。
【０００９】本発明の別の態様は、複数の機能的ユニッ
ト、これらユニットを結ぶローカルバス、および隣接の
ユニットをそれぞれ接続する信号線とを含むワークステ
ーションである。各ユニットはポインタレジスタ、ラッ
チレジスタおよび複数の構成化レジスタを含み、異なる
ユニットの構成化レジスタは共通のアドレスを共有する
。各ユニットのポイントレジスタは当該ユニットの構成
化レジスタを継続的に選択し、相応のラッチレジスタが
構成化レジスタの内のアドレスされたものに構成データ
を継続的に転送する。各信号線は次のユニとの構成化の
ためアクティブ化信号を与える。
【００１０】
【実施例】図１は本発明に基づくワークステーションま
たはデータ処理システムの好ましい実施例を示す。
【００１１】基本的にはＣＰＵ１０はホストＰ／Ｍバス
２０を介して機能ブロック３０、４０、５０と通信し、
特にマイクロチャンネルへのアクセスのため一つまたは
複数のバスインターフェースブロックＢＩＢ３０と、メ
モリおよびキャッシュ制御のため一つまたは複数のメモ
リブロックＭＩＢ４０と、ローカル周辺装置およびビデ
オグラフィックアレー（ＶＧＡ）インターフェースブロ
ックＰＩＢ５０と通信する。
【００１２】ＣＰＵ１０には例えばインテル８０３８６
、８０３８６ＳＸ、８０４８６マイクロプロセッサ等の
いろいろの型のものが使用できることに注意されたい。 また数学的コプロセッサであるインテル８０３８７ある
いは８０３８７ＳＸ等のコプロセッサ１２も追加できる
。
【００１３】機能ブロックＢＩＢ３０はホストＰ／Ｍバ
ス２０と、在来のアダプタボードを装着するための複数
のスロット３２ａを備えたマイクロチャンネル３２との
間のインターフェースとして与えられ、当該ステーショ
ンの他のユニットとの通信におけるマスターとして働く
ことのできるマイクロプロセッサを備えた在来のアダプ
タボードを含んでいる。さらに、固定ディスクの制御の
ためのＳＣＳＩ制御器３２ｂがマイクロチャンネル３２
に接続されている。メモリインターフェース機能ブロッ
ク（ＭＩＢ）ＭＩＢ４０はホストＰ／Ｍバス２０と、Ｄ
ラム（ＲＡＭ）メモリ４２との間のインターフェースを
形成する。このＤラムは別のサイズを有してもよい。さ
らにＭＩＢ４０は通常のＢＩＯＳロム（ＲＯＭ）メモリ
４２ａへのアクセスを制御する。周辺インターフェース
機能ブロック（ＰＩＢ）５０はそれぞれの制御ブロック
を介してホストＰ／Ｍバス２０と種々の在来のシステム
デバイスおよび周辺デバイスとの間のインターフェース
を形成する。このようにビデオグラフィックアレー制御
器５２ａ、周辺機器制御器５２ｂ、フレキシブルディス
ク制御器５２ｃ、キーボード／マウス制御器５２ｄ、お
よびＲＴＣ／ＣＭＯＳラムデバイス５２ｅが設けられて
いる。これらすべてのデバイスは当業者には公知であり
、それゆえこれ以上詳述しない。
【００１４】本発明の好ましい実施例では機能ブロック
ＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０は各々がホストＰ
／Ｍバス２０と各機能ブロックＢＩＢ３０、ＭＩＢ４０
、ＰＩＢ５０に接続される個々のデバイスとの間の通信
を達成するに必要なすべての素子、例えばレジスタおよ
び論理回路等、を含むワンチップとして特に設計されて
いる。
【００１５】図１に示すようにｍ個の機能ブロックＢＩ
Ｂ３０およびｎ個のＭＩＢ４０はすべてホストＰ／Ｍバ
ス２０に接続出来る。従って異なったＣＰＵおよび著し
く異なったメモリ容量を備えた非常に広範な種類の構成
が達成出来る。
【００１６】各機能ブロック３０、４０、５０には一般
的にシステムのすべての機能を統制しているＣＰＵのオ
ペレーションとは比較的に独立なオペレーションを与え
るある種の能力が与えられている。基本的には各機能ブ
ロック３０、４０、５０はホストＰ／Ｍバス２０と個々
のインターフェーストランザクションバスとの間のイン
ターフェースユニットを含む。タイミングはＣＰＵクロ
ックに基づいているが、各機能ブロック内の読み取りあ
るいは書き込み等のすべてのオペレーションはシステム
の一サイクル内で独立に行なわれる。他方ＣＰＵは少な
くともＣＰＵクロックの２サイクルを必要とする。従っ
てこの形式のシステムアーキテクチャは、ＣＰＵに必要
な待機状態が低減することにより著しく性能が改善され
る結果、高い全体的動作速度が得られる。
【００１７】本発明の重要な特長は図３ないし図７に示
す特別設計による拡張性ホストＰ／Ｍバスで達成される
。
【００１８】特に、ＣＰＵ１０の中で、インテル８０３
８６その他のマイクロプロセッサの在来の入／出力ポー
トはアドレスポートＡ（２、．．．３１）、データポー
トＤ（０、．．．、３１）、バイトイネーブルポートＢ
Ｅｂ（０、．．．、３）およびアドレスステータス出力
ポートＡＤＳｂとして掲げられている。ＡＤＳｂポート
は有効バスサイクルの確定およびアドレスが利用できる
ことを示し、当該アドレスと同じクロックでアクティブ
化される。このＡＤＳｂは低レベルでアクティブとなる
。システムクロックＰＣＬＫはクロックオッシレータ６
０（図５）で発生され、ＣＰＵ１０の入力ポートＰＣＬ
Ｋおよび機能ブロックＢＩＢ３０、ＭＩＢ４０、ＰＩＢ
５０の入力ポートＰＣＬＫに与えられる。これらのポー
トおよびＣＰＵ１０のその他のすべての入／出力ポート
はこれらの位置に示されている信号と同様に在来のもの
である。従ってこれらについてはこれ以上説明しない。
【００１９】図３ないし図７からわかるように、機能ブ
ロックＢＩＢ３０、ＭＩＢ４０、およびＰＩＢ５０はＣ
ＰＵの入／出力ポートと同様な入出力ポートを与えられ
ている。しかし、機能ブロックＢＩＢ３０、ＭＩＢ４０
、ＰＩＢ５０およびＣＰＵ１０を相互に接続するための
追加的ポートとその付随のバス線が設けられている。 ポートＣＩＮ、ＣＯＵＴ、ＣＳＥＴＵＰｂおよびＲＥＳ
ＥＴならびにこれらのポートを通る信号は特に興味があ
る。その理由はこれらは本発明の構成手続きに使用する
ものであるからである。図３ないし図７から理解される
ように機能ブロックＰＩＢ５０から発生される信号ＣＳ
ＥＴＵＰｂはすべての複数の機能ブロックＢＩＢ３０、
ＭＩＢ４０によって受信される。この信号ＣＳＥＴＵＰ
ｂは低レベルでアクティブとなっているとき、すべての
機能ブロックをＳＥＴＵＰモードに設定するイネーブル
信号として働く。
【００２０】信号ＲＥＳＥＴもまたＰＩＢ５０から発し
、上記機能ブロック内のすべての内部構成化レジスタを
解除して構成手続き開始前の標準状態またはデフォルト
状態にするのに使用される。
【００２１】図３ないし図７に示す信号ＣＩＮ、ＣＯＵ
Ｔ、ＣＳＥＴＵＰｂおよびＲＥＳＥＴは図８にも示して
ある。
【００２２】図８は本発明の特長の一つ、例えばすべて
の機能ブロックを連鎖化してそれらの順次的な構成を行
なうこと、を例示している。第一ブロック、即ちブロッ
ク１はＰＩＢ５０であり、機能ブロックＢＩＢ３０また
はＭＩＢ４０が、その後の各ブロックであるブロック２
、・・・ブロックｎ、・・・最終ブロック（それぞれ６
２、６４、、６６と記す）等に当たる。
【００２３】詳細に構成手続きを説明する前に、図９を
参照してこの手続きに使用する入／出力（Ｉ／Ｏ）レジ
スタの説明をする。
【００２４】図９に示すようにいくつかのレジスタ、例
えばレジスタ７６、７４、７２等はローカルバスから直
接にアドレスできる。さらに各機能ブロックは多数の１
−バイト構成化レジスタ、例えばアドレス０からＦＦｈ
ｅｘ（＝２５５）の２５６のレジスタ、を含む。このよ
うな構成化レジスタのブロックは参照番号７０で記す。 これらのレジスタ７０は共通のアドレス０ないしＦＦｈ
ｅｘを共有するがそれぞれのブロックＰＩＢ５０、ＭＩ
Ｂ４０または機能ブロックＢＩＢ３０に対してのみ内部
的にアドレスできる。
【００２５】大抵のレジスタは標準の指定された役割を
有するという点でそれらは占有されていることに注意さ
れたい。したがってこれらのなかに格納されるべき構成
情報は非常に限定されている。この制限を克服するため
本発明の構成手続きは、例えば機能ブロック３０、４０
、および５０のいずれのレジスタブロック７０のサブア
ドレス０ないしＦＦｈｅｘの一つに格納するについても
各ブロック内の唯一つのレジスタ７４を使用する。レジ
スタ７２はレジスタ７４のポインタで示されるサブアド
レス内に格納すべき構成データをラッチ留めするのに使
用する。
【００２６】図９に示すように、ＰＩＢ５０は別のレジ
スタ７６を含む。レジスタ７６のビット位置７が「０」
に設定されているときは常に、システムボードはＳＥＴ
ＵＰモードに設定される。
【００２７】各機能ブロック３０、４０、５０のレジス
タブロック７０の個々のレジスタに関して言えば、サブ
アドレス０ないしＦＦｈｅｘは各ブロックの機能ユニッ
トの各々について予定の構成データを受信すべく数個の
アドレス領域に分割されている。例えば、アドレス領域
０１ｈｅｘから３Ｆｈｅｘは機能ブロックＢＩＢ３０、
ＭＩＢ４０、およびＰＩＢ５０にそれぞれ関連づけられ
たホストＰ／Ｍインターフェースとして使用できる。４
０ｈｅｘから７Ｆｈｅｘまでのアドレス領域はＢＩＢ３
０のＤＭＡユニット、ＭＩＢ４０のキャッシュ制御器お
よびＰＩＢ５０の同期ユニットに関係する構成データに
使用できる。以下同様である。当業者は了解できようが
、構成データは、システムに接続されたデバイスの形式
および個数に関する情報その他の動作情報を動的にシス
テムに与えるために使用される。
【００２８】一般的に、レジスタ００ｈｅｘは関連機能
ブロックのＩＤ番号（識別番号）を格納するのに使用さ
れる。
【００２９】以下に本発明のＳＥＴＵＰ手続きを説明す
る。
【００３０】第一に、Ｉ／Ｏ書き込みサイクルにおいて
、デジット０がＰＩＢ５０のレジスタ７６のビット７に
書き込まれる。これによってシステムボードのＳＥＴＵ
Ｐモードが開始する。通常、システムの構成を制御する
ＣＰＵその他のデバイスがレジスタ７６にビット位置７
に０を有するデータバイト（コード）を書き込む。次い
で構成化するすべての機能ユニットに印加されるＣＳＥ
ＴＵＰｂ信号をＰＩＢ５０が発生する。制御デバイスは
また線６８上に、構成化する最初のユニットをアクティ
ブ化する前にリセットするための信号ＲＥＳＥＴを与え
る。信号ＲＥＳＥＴが線６８上にあり、かつ線７０上の
信号ＣＳＥＴＵＰｂが高レベルデータである間、すべて
の機能ブロックはそれらのＣＯＵＴ信号を解除して論理
０にする。信号ＲＥＳＥＴおよびＣＳＥＴＵＰｂが低レ
ベルデータあるとき、すべてのブロックがそれらのＣＩ
Ｎ信号を検査する。すべてのブロックが先行ユニットか
らの出力信号ＣＯＵＴを受信する入力線７７（図８）に
よって、構成化のため直列の連鎖に接続されていること
に注意されたい。図８を参照すると、第一ブロックＰＩ
Ｂ５０のＣＩＮポートはプルアップレジスタ８２を介し
て＋５ボルト電源に接続されており、その結果ブロック
１のＣＩＮポートに連続的にアクティブ化信号（論理１
）が印加される。ブロック１においてＣＩＮ＝１である
とき、このブロックは線８からアクティブ化低イネーブ
ル信号ＣＳＥＴＵＰｂを受信すると、構成化のためアク
ティブにされる。
【００３１】一つのユニットの構成化はポインタレジス
タ７６に与えられるアドレスによって始まる。レジスタ
７６内の最初のアドレスは通常、００ｈである。このア
ドレスはブロックＩＤ番号を含んでいるレジスタ００ｈ
を指示する（アドレスする）現在のブロックのＩＤ番号
が読み取りされた後、ポインタレジスタ７４およびラッ
チレジスタ７２にはそれぞれアドレスデータおよび相応
の構成化データが与えられる。ポインタレジスタ７４は
このアドレスをつかって構成化レジスタ（通常は次のサ
ブアドレス、例えば０１ｈｅｘを持つもの）を指示また
は選択する。そしてラッチレジスタ７２内の相応の構成
化データがレジスタブロック７０のレジスタアドレス０
１内に書き込まれる。
【００３２】アドレスデータおよび相応の構成化データ
はそれぞれ継続的にポインタレジスタ７４およびラッチ
レジスタ７２に与えられる。このポインタがレジスタブ
ロック７０のすべてのアドレス００ｈｅからＦＦｈｅｘ
を順次指定するに伴い、いろいろの構成化データがブロ
ック７０に入力される。このポインタがアドレスＦＦｈ
ｅｘに到達すると、信号ＣＯＵＴが発生されて（図８）
信号ＣＩＮ２が論理１となりブロック２をＳＥＴＵＰモ
ードに設定することによりブロック２をアクティブ化す
る。機能ブロックは、その入力信号ＣＩＮがアクティブ
となり、出力信号ＣＯＵＴが非アクティブとなるときの
み、アクティブ化されてセットアップされる。従って信
号ＣＩＮ２がアクティブの高レベルになることによって
ブロック６２がアクティブとなるときは、ブロックＰＩ
Ｂ５０はアクティブ高レベルとなる信号ＣＯＵＴ１によ
って非アクティブ化される。
【００３３】上記のステップはすべてのブロック６２な
いし６６が適当に構成化されるまで反復される。最後に
レジスタ７６のビット位置７が「１」に設定される。こ
れによってシステムがＳＥＴＵＰモードから開放される
。本発明は信号ＣＯＵＴのアクティブ化のために予定の
最終アドレスＦＦｈｅｘを使用すること、および他の予
定の値を選択することには限定されないことを了解され
たい。
【００３４】特定のシステムの構成化のためのすべての
構成化データは普通はフレキシブルディスク上に参考値
として格納されていることに注意されたい。
【００３５】上記の説明ではワークステーションのシス
テムボードに対する新規な構成化手続きを説明した。同
様にしてこの手続きはシステムに追加されるアダプタに
対する構成化手続きにも適用できる。すべての機能ブロ
ックは連鎖状に接続されているので、任意数の機能ブロ
ックをシステムに使用することができ、またこれら機能
ブロックは、ＢＩＢ３０、ＭＩＢ４０、ＰＩＢ５０等の
機能ブロックのそれぞれの多重構成化レジスタブロック
７０のアドレス・構成化のための各ブロックまたはユニ
ット内の唯一つのポインタレジスタおよびラッチレジス
タを使用して、上記のように適切に構成化できる。
【００３６】本発明の詳細な設計は高度レベルのハード
ウェア記述言語であるＣＤＬにより行なわれる。ＣＤＬ
はデジタル論理システム用のハードウェアを明確に確定
するソフトウェアツールである。ＣＤＬリストは本発明
の好ましい実施例に関連する重要部分を与える。このリ
ストはコンパイルして「Ｃ」言語コードにし、次いでＣ
コンパイラによりコンパイルして標準のＣオブジェクト
ファイルフォーマットとすることができる。論理合成プ
ログラムはこのＣＤＬリストから得られる。
【００３７】当業者には本発明が上に開示した実施例お
よび図例に限定されないことは明白であろう。例えば異
なるユニットの構成化レジスタ７０は共通のアドレスを
共有するが、必ずしもすべてのアドレスを共有する必要
はない。
【図面の簡単な説明】
【図１】本発明によるワークステーションの実施例全体
の略線図で、いろいろの使用ユニットおよびそれらの間
の接続を示す。
【図２】図３ないし図７の配置を示す図である。
【図３】いろいろのユニットを相互接続するのに使用す
るホストＰ／Ｍバスの詳細を示す略線図の一部である。
【図４】いろいろのユニットを相互接続するのに使用す
るホストＰ／Ｍバスの詳細を示す略線図の他の一部であ
る。
【図５】いろいろのユニットを相互接続するのに使用す
るホストＰ／Ｍバスの詳細を示す略線図の他の一部であ
る。
【図６】いろいろのユニットを相互接続するのに使用す
るホストＰ／Ｍバスの詳細を示す略線図の他の一部であ
る。
【図７】いろいろのユニットを相互接続するのに使用す
るホストＰ／Ｍバスの詳細を示す略線図の他の一部であ
る。
【図８】本発明の特徴の一つを説明する図である。
【図９】本発明の構成化手続きに使用するレジスタの線
図である
【符号の説明】
１０　　ＣＰＵ１０ １２　　コプロセッサ ２０　　ホストＰ／Ｍバス ３０　　バスインターフェースブロック４０　　メモリ
ブロック ４２　　メモリ ５０　　周辺インターフェースブロック３２　　マイク
ロチャンネル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】各々がポインタレジスタと、ラッチレジス
    タと、複数の構成化レジスタとを含む機能的ユニットが
    直列に複数接続されたワークステーションの構成を行な
    う方法であって、構成を行なうため該複数ユニット列の
    第一のユニットをアクティブ化するステップと、該アク
    ティブ化したユニットの該ポインタおよびラッチレジス
    タにアドレスデータと相応の構成データとを継続的に与
    えると共に、該アクティブ化したユニットの構成化レジ
    スタのうちの、該ポインタレジスタに保持されている相
    応のアドレスにより選択される構成化レジスタに、該ラ
    ッチレジスタから当該データを書き込むステップと、先
    行ユニットが予定の値を受信したことに呼応して当該ユ
    ニット列の次のユニットを構成化のためアクティブ化す
    るステップと を含むワークステーションユニット構成方法。
  2. 【請求項２】いくつかの共通アドレスを共有する複数ワ
    ークステーションユニットを構成する方法であって、該
    ユニットを一度に一つアクティブ化するステップと、該
    アクティブ化したユニットに対し該共有アドレスに相応
    する構成データを与えるステップと を含むワークステーションユニット構成方法。
  3. 【請求項３】複数の機能的ユニットを含むワークステー
    ションであって、該ユニットの各々が複数の構成化レジ
    スタを含み、異なるユニットの構成化レジスタが共通の
    アドレスを共有するようにされた複数の機能ユニットと
    、該ユニットに構成データを一時に一つ転送するための
    該ユニット接続用ローカルバスと、を含むワークステー
    ション。
JP3242423A 1990-08-31 1991-08-29 ワークステーションおよびその構成方法 Pending JPH04358252A (ja)

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