JPH04358400A - 半導体記憶装置の冗長回路 - Google Patents
半導体記憶装置の冗長回路Info
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- JPH04358400A JPH04358400A JP3133027A JP13302791A JPH04358400A JP H04358400 A JPH04358400 A JP H04358400A JP 3133027 A JP3133027 A JP 3133027A JP 13302791 A JP13302791 A JP 13302791A JP H04358400 A JPH04358400 A JP H04358400A
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- JP
- Japan
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- circuit
- node
- inverter circuit
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、冗長回路を有する半導
体記憶装置に係り、特に冗長回路の不良番地を記憶する
回路に関する。
体記憶装置に係り、特に冗長回路の不良番地を記憶する
回路に関する。
【０００２】
【従来の技術】最近、大容量化している半導体記憶装置
においては、製造歩留りを向上させるために冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するために
設けられた予備行線あるいは予備列線と、フューズ素子
群を備えた予備プログラマブルアドレスデコーダからな
る予備デコーダとを有し、この予備デコーダの出力を用
いて前記予備行線あるいは予備列線を選択する。上記予
備プログラマブルアドレスデコーダには、不良番地を記
憶しておくための不良番地記憶回路がデコードすべきア
ドレス信号に対応して複数個設けられている。
においては、製造歩留りを向上させるために冗長回路を
設けることが必須の技術になってきている。この冗長回
路は、メモリセルアレイの不良ビットを救済するために
設けられた予備行線あるいは予備列線と、フューズ素子
群を備えた予備プログラマブルアドレスデコーダからな
る予備デコーダとを有し、この予備デコーダの出力を用
いて前記予備行線あるいは予備列線を選択する。上記予
備プログラマブルアドレスデコーダには、不良番地を記
憶しておくための不良番地記憶回路がデコードすべきア
ドレス信号に対応して複数個設けられている。
【０００３】図３は、従来の不良番地記憶回路を示して
いる。３１は不良番地データに応じて選択的に切断され
るフューズ素子である。３０はこのフューズ素子３１が
切断しているか否かのデータ（フューズ・データ）を電
源投入時にラッチするラッチ回路であり、ＣＭＯＳイン
バータ回路ＩＶ１ およびフィードバック用トランジス
タＴ１ を有している。３２はこのラッチ回路３０のラ
ッチデータに応じて１ビットのアドレス信号Ａｄｉまた
はその反転信号／Ａｄｉを選択して出力するセレクタ回
路であり、インバータ回路ＩＶ２ および２個のＣＭＯ
ＳトランスファゲートＣＴ１ 、ＣＴ２ からなる。な
お、Ｖｃｃは電源電位、Ｖｓｓは接地電位、Ｃ１ およ
びＣ２ は容量である。この不良番地記憶回路は、電源
投入時にラッチ回路３０がフューズデータをラッチする
ように動作し、このラッチ動作後は電流が流れない。
いる。３１は不良番地データに応じて選択的に切断され
るフューズ素子である。３０はこのフューズ素子３１が
切断しているか否かのデータ（フューズ・データ）を電
源投入時にラッチするラッチ回路であり、ＣＭＯＳイン
バータ回路ＩＶ１ およびフィードバック用トランジス
タＴ１ を有している。３２はこのラッチ回路３０のラ
ッチデータに応じて１ビットのアドレス信号Ａｄｉまた
はその反転信号／Ａｄｉを選択して出力するセレクタ回
路であり、インバータ回路ＩＶ２ および２個のＣＭＯ
ＳトランスファゲートＣＴ１ 、ＣＴ２ からなる。な
お、Ｖｃｃは電源電位、Ｖｓｓは接地電位、Ｃ１ およ
びＣ２ は容量である。この不良番地記憶回路は、電源
投入時にラッチ回路３０がフューズデータをラッチする
ように動作し、このラッチ動作後は電流が流れない。
【０００４】ところで、前記フューズ素子３１として通
常はポリシリコンからなるフューズが用いられており、
このポリシリコン・フューズ３１が不良番地データに応
じて切断されるべき場合には、レーザービームを照射さ
れることにより切断される。このポリシリコン・フュー
ズ３１は、本来はレーザービームの照射により完全に切
断される筈であり、完全に切断された場合に前述のラッ
チ動作が正確に行われる。
常はポリシリコンからなるフューズが用いられており、
このポリシリコン・フューズ３１が不良番地データに応
じて切断されるべき場合には、レーザービームを照射さ
れることにより切断される。このポリシリコン・フュー
ズ３１は、本来はレーザービームの照射により完全に切
断される筈であり、完全に切断された場合に前述のラッ
チ動作が正確に行われる。
【０００５】しかし、何らかの影響でポリシリコン・フ
ューズ３１が完全に切断されない場合がある。この場合
には、インバータ回路の入力ノードＮ１ とＶｓｓノー
ドとが高抵抗（例えば１ＧΩ以上）でつながることにな
る。 この状態になると、電源投入時の電源電位Ｖｃｃの立上
がりの速さに依存してラッチデータが異なるという事態
も有り得る。この点について、以下、詳述する。電源投
入時にノードＮ１ に流れ込む電流Ｉ１ は、Ｉ１ ＝
Ｃ１ ・ｄＶｃｃ／ｄｔ 電源投入時にノードＮ１ から流れ出す電流Ｉ２ は、
Ｉ２ ＝Ｖ（Ｎ１）／Ｒ ここで、Ｖ（Ｎ１）はノードＮ１ の電位、Ｒはポリシ
リコン・フューズ３１が完全に切断されなかった場合の
抵抗成分である。
ューズ３１が完全に切断されない場合がある。この場合
には、インバータ回路の入力ノードＮ１ とＶｓｓノー
ドとが高抵抗（例えば１ＧΩ以上）でつながることにな
る。 この状態になると、電源投入時の電源電位Ｖｃｃの立上
がりの速さに依存してラッチデータが異なるという事態
も有り得る。この点について、以下、詳述する。電源投
入時にノードＮ１ に流れ込む電流Ｉ１ は、Ｉ１ ＝
Ｃ１ ・ｄＶｃｃ／ｄｔ 電源投入時にノードＮ１ から流れ出す電流Ｉ２ は、
Ｉ２ ＝Ｖ（Ｎ１）／Ｒ ここで、Ｖ（Ｎ１）はノードＮ１ の電位、Ｒはポリシ
リコン・フューズ３１が完全に切断されなかった場合の
抵抗成分である。
【０００６】Ｉ１ 》Ｉ２ であれば、ノードＮ１ の
電位Ｖ（Ｎ１）が上昇していき、この電位Ｖ（Ｎ１）が
ＣＭＯＳインバータ回路ＩＶ１ のＮＭＯＳトランジス
タＴ３ の閾値電圧よりも高くなると、このトランジス
タＴ３ がオンになる。これにより、ＣＭＯＳインバー
タ回路ＩＶ１ の出力ノードＮ２ の電位Ｖ（Ｎ２）は
低下し、これによりフィードバック用ＰＭＯＳトランジ
スタＴ１ がオンになり、このトランジスタＴ１ の電
流Ｉ（Ｔ１）がノードＮ１ に流れ込み、 Ｉ１ ＝（Ｃ１ ・ｄＶｃｃ／ｄｔ）＋Ｉ（Ｔ１）
になり、ノードＮ１ は“Ｈ”レベル、ノードＮ２ は
“Ｌ”レベルになって安定する。つまり、ｄＶｃｃ／ｄ
ｔが大きいほど、Ｖｃｃ電位の立上がりが急なほど、図
３のラッチ回路の安定性はよくなる。
電位Ｖ（Ｎ１）が上昇していき、この電位Ｖ（Ｎ１）が
ＣＭＯＳインバータ回路ＩＶ１ のＮＭＯＳトランジス
タＴ３ の閾値電圧よりも高くなると、このトランジス
タＴ３ がオンになる。これにより、ＣＭＯＳインバー
タ回路ＩＶ１ の出力ノードＮ２ の電位Ｖ（Ｎ２）は
低下し、これによりフィードバック用ＰＭＯＳトランジ
スタＴ１ がオンになり、このトランジスタＴ１ の電
流Ｉ（Ｔ１）がノードＮ１ に流れ込み、 Ｉ１ ＝（Ｃ１ ・ｄＶｃｃ／ｄｔ）＋Ｉ（Ｔ１）
になり、ノードＮ１ は“Ｈ”レベル、ノードＮ２ は
“Ｌ”レベルになって安定する。つまり、ｄＶｃｃ／ｄ
ｔが大きいほど、Ｖｃｃ電位の立上がりが急なほど、図
３のラッチ回路の安定性はよくなる。
【０００７】逆に、ｄＶｃｃ／ｄｔが小さい時は、ノー
ドＮ１ に流れ込む電流Ｉ１ が小さくなり、問題であ
る。つまり、Ｉ１ とＩ２ とがほぼ等しい状態では、
ノードＮ１ の電位Ｖ（Ｎ１）が上昇しきらぬ間にＶｃ
ｃ電位だけ上昇し、Ｖｃｃ−Ｖ（Ｎ１）＞ＶＴＨｐ（Ｃ
ＭＯＳインバータ回路ＩＶ１ のＰＭＯＳトランジスタ
Ｔ２ の閾値電圧）になると、トランジスタＴ２ がオ
ンになり、ノードＮ２ に“Ｈ”レベルが出力し、フィ
ードバック用ＰＭＯＳトランジスタＴ１ が完全にオフ
状態になる。この時、ノードＮ１ の電位Ｖ（Ｎ１）は
ポリシリコン・フューズ３１が完全に切断されなかった
場合の抵抗成分Ｒに応じて下げられていくことになり、
ノードＮ１ が“Ｌ”レベル、ノードＮ２ が“Ｈ”レ
ベルになって安定する。
ドＮ１ に流れ込む電流Ｉ１ が小さくなり、問題であ
る。つまり、Ｉ１ とＩ２ とがほぼ等しい状態では、
ノードＮ１ の電位Ｖ（Ｎ１）が上昇しきらぬ間にＶｃ
ｃ電位だけ上昇し、Ｖｃｃ−Ｖ（Ｎ１）＞ＶＴＨｐ（Ｃ
ＭＯＳインバータ回路ＩＶ１ のＰＭＯＳトランジスタ
Ｔ２ の閾値電圧）になると、トランジスタＴ２ がオ
ンになり、ノードＮ２ に“Ｈ”レベルが出力し、フィ
ードバック用ＰＭＯＳトランジスタＴ１ が完全にオフ
状態になる。この時、ノードＮ１ の電位Ｖ（Ｎ１）は
ポリシリコン・フューズ３１が完全に切断されなかった
場合の抵抗成分Ｒに応じて下げられていくことになり、
ノードＮ１ が“Ｌ”レベル、ノードＮ２ が“Ｈ”レ
ベルになって安定する。
【０００８】上記したように、ポリシリコン・フューズ
３１が完全に切断されない場合に、電源投入時のＶｃｃ
電位の立上がりの速さによってフューズ・データのラッ
チ結果が異なるという切り損ないモードが発生してしま
う。このような切り損ないモードが発生すると、正常な
筈の半導体記憶装置が使い方によっては不良になってし
まうという問題を引き起こす。フューズ切断後のチップ
機能テストの段階で上記の問題を避けるためには、電源
投入時のＶｃｃ電位の立上がりをゆっくりと設定すれば
よいが、テスト時間が著しく長くなり過ぎ、現実的では
ない。
３１が完全に切断されない場合に、電源投入時のＶｃｃ
電位の立上がりの速さによってフューズ・データのラッ
チ結果が異なるという切り損ないモードが発生してしま
う。このような切り損ないモードが発生すると、正常な
筈の半導体記憶装置が使い方によっては不良になってし
まうという問題を引き起こす。フューズ切断後のチップ
機能テストの段階で上記の問題を避けるためには、電源
投入時のＶｃｃ電位の立上がりをゆっくりと設定すれば
よいが、テスト時間が著しく長くなり過ぎ、現実的では
ない。
【０００９】この対策として、電源投入時のＶｃｃ電位
がある電位よりも高くなった時に図３の回路を動作させ
るように、パワーオン回路を特別に設けることが考えら
れる。しかし、パワーオン回路を設けると、ＣＭＯＳ集
積回路で一般的に要求されるスタンバイ電流を零にする
ことが困難になるので、パワーオン回路を設けることな
く前記問題を解決することが望まれる。
がある電位よりも高くなった時に図３の回路を動作させ
るように、パワーオン回路を特別に設けることが考えら
れる。しかし、パワーオン回路を設けると、ＣＭＯＳ集
積回路で一般的に要求されるスタンバイ電流を零にする
ことが困難になるので、パワーオン回路を設けることな
く前記問題を解決することが望まれる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置の冗長回路における不良番地記憶回路は
、不良番地データに応じて切断されるべきフューズ素子
が完全に切断されない場合が存在すると、電源投入時の
Ｖｃｃ電位の立上がりの速さによってフューズ・データ
のラッチ結果が異なるという問題があった。
半導体記憶装置の冗長回路における不良番地記憶回路は
、不良番地データに応じて切断されるべきフューズ素子
が完全に切断されない場合が存在すると、電源投入時の
Ｖｃｃ電位の立上がりの速さによってフューズ・データ
のラッチ結果が異なるという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、不良番地データに応じて切断されるべきフュ
ーズ素子が完全に切断されないで多少の抵抗成分が存在
しても、電源投入時のＶｃｃ電位の立上がりの速さに拘
らずフューズ・データを正確にラッチし得る半導体記憶
装置の冗長回路を提供することを目的とする。
たもので、不良番地データに応じて切断されるべきフュ
ーズ素子が完全に切断されないで多少の抵抗成分が存在
しても、電源投入時のＶｃｃ電位の立上がりの速さに拘
らずフューズ・データを正確にラッチし得る半導体記憶
装置の冗長回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、デコードすべ
きアドレス信号に対応して不良番地記憶回路が複数個設
けられている半導体記憶装置の冗長回路において、上記
不良番地記憶回路は、ＣＭＯＳインバータ回路と、この
ＣＭＯＳインバータ回路の出力がゲートに入力し、ソー
スが電源ノードに接続され、ドレインが上記ＣＭＯＳイ
ンバータ回路の入力ノードに接続されたフィードバック
用のＰＭＯＳトランジスタと、上記ＣＭＯＳインバータ
回路の入力ノードにドレインが接続され、ゲートが電源
ノードに接続された入力ノード初期電位制御用のＮＭＯ
Ｓトランジスタと、この第１のＮＭＯＳトランジスタの
ソースと接地ノードとの間に接続され、不良番地データ
に応じて導通または非導通状態に設定されるフューズ素
子とを具備することを特徴とする。
きアドレス信号に対応して不良番地記憶回路が複数個設
けられている半導体記憶装置の冗長回路において、上記
不良番地記憶回路は、ＣＭＯＳインバータ回路と、この
ＣＭＯＳインバータ回路の出力がゲートに入力し、ソー
スが電源ノードに接続され、ドレインが上記ＣＭＯＳイ
ンバータ回路の入力ノードに接続されたフィードバック
用のＰＭＯＳトランジスタと、上記ＣＭＯＳインバータ
回路の入力ノードにドレインが接続され、ゲートが電源
ノードに接続された入力ノード初期電位制御用のＮＭＯ
Ｓトランジスタと、この第１のＮＭＯＳトランジスタの
ソースと接地ノードとの間に接続され、不良番地データ
に応じて導通または非導通状態に設定されるフューズ素
子とを具備することを特徴とする。
【００１３】
【作用】電源投入時に、電源電位が入力ノード初期電位
制御用のＮＭＯＳトランジスタの閾値電圧以上になるま
では、インバータ回路の入力ノードが“Ｈ”レベル、イ
ンバータ回路の出力ノードが“Ｌ”レベルから動作が開
始し、フィードバック用のＰＭＯＳトランジスタがオン
した状態から開始する。これにより、入力ノードの電位
を持ち上げる電流（入力ノードに流れ込む電流）が入力
ノードから流れ出す電流よりも確実に大きくなる。そし
て、電源電位が入力ノード初期電位制御用のＮＭＯＳト
ランジスタの閾値電圧以上になった時に初めてラッチ回
路（ＣＭＯＳインバータ回路およびフィードバック用の
ＰＭＯＳトランジスタ）がフューズ・データをラッチす
る動作が開始する。
制御用のＮＭＯＳトランジスタの閾値電圧以上になるま
では、インバータ回路の入力ノードが“Ｈ”レベル、イ
ンバータ回路の出力ノードが“Ｌ”レベルから動作が開
始し、フィードバック用のＰＭＯＳトランジスタがオン
した状態から開始する。これにより、入力ノードの電位
を持ち上げる電流（入力ノードに流れ込む電流）が入力
ノードから流れ出す電流よりも確実に大きくなる。そし
て、電源電位が入力ノード初期電位制御用のＮＭＯＳト
ランジスタの閾値電圧以上になった時に初めてラッチ回
路（ＣＭＯＳインバータ回路およびフィードバック用の
ＰＭＯＳトランジスタ）がフューズ・データをラッチす
る動作が開始する。
【００１４】従って、不良番地データに応じて非導通状
態に設定されるべきフューズ素子が完全に切断されない
で多少の抵抗成分が存在しても、電源投入時のＶｃｃ電
位の立上がりの速さに拘らず、フューズ・データをラッ
チ回路により正確にラッチすることが可能になる。
態に設定されるべきフューズ素子が完全に切断されない
で多少の抵抗成分が存在しても、電源投入時のＶｃｃ電
位の立上がりの速さに拘らず、フューズ・データをラッ
チ回路により正確にラッチすることが可能になる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１６】図１は、第１実施例に係る半導体記憶装置
の冗長回路の不良番地記憶回路を示しており、この回路
は、デコードすべきアドレス信号に対応して複数個設け
られている。ここで、ラッチ回路１０は、ＣＭＯＳイン
バータ回路ＩＶ１ と、このＣＭＯＳインバータ回路Ｉ
Ｖ１ の出力がゲートに入力し、ソースが電源ノードに
接続され、ドレインが上記ＣＭＯＳインバータ回路ＩＶ
１ の入力ノードＮ１ に接続されたフィードバック用
のＰＭＯＳトランジスタＴ１ とからなる。Ｔ４ は上
記ＣＭＯＳインバータ回路ＩＶ１ の入力ノードＮ１
にドレインが接続され、ゲートが電源ノードに接続され
た入力ノード初期電位制御用のＮＭＯＳトランジスタで
ある。１１はこのＮＭＯＳトランジスタＴ４ のソース
と接地ノードとの間に接続され、不良番地データに応じ
て導通または非導通状態に設定されるフューズ素子（例
えば選択的に切断されるポリシリコン・フューズ）であ
る。１２は上記ラッチ回路１０のラッチデータに応じて
１ビットのアドレス信号Ａｄｉまたはその反転信号／Ａ
ｄｉを選択して出力するセレクタ回路であり、インバー
タ回路ＩＶ２ および２個のＣＭＯＳトランスファゲー
トＣＴ１ 、ＣＴ２ からなる。なお、Ｖｃｃは電源電
位、Ｖｓｓは接地電位、Ｃ１ 、Ｃ２ は容量である。
の冗長回路の不良番地記憶回路を示しており、この回路
は、デコードすべきアドレス信号に対応して複数個設け
られている。ここで、ラッチ回路１０は、ＣＭＯＳイン
バータ回路ＩＶ１ と、このＣＭＯＳインバータ回路Ｉ
Ｖ１ の出力がゲートに入力し、ソースが電源ノードに
接続され、ドレインが上記ＣＭＯＳインバータ回路ＩＶ
１ の入力ノードＮ１ に接続されたフィードバック用
のＰＭＯＳトランジスタＴ１ とからなる。Ｔ４ は上
記ＣＭＯＳインバータ回路ＩＶ１ の入力ノードＮ１
にドレインが接続され、ゲートが電源ノードに接続され
た入力ノード初期電位制御用のＮＭＯＳトランジスタで
ある。１１はこのＮＭＯＳトランジスタＴ４ のソース
と接地ノードとの間に接続され、不良番地データに応じ
て導通または非導通状態に設定されるフューズ素子（例
えば選択的に切断されるポリシリコン・フューズ）であ
る。１２は上記ラッチ回路１０のラッチデータに応じて
１ビットのアドレス信号Ａｄｉまたはその反転信号／Ａ
ｄｉを選択して出力するセレクタ回路であり、インバー
タ回路ＩＶ２ および２個のＣＭＯＳトランスファゲー
トＣＴ１ 、ＣＴ２ からなる。なお、Ｖｃｃは電源電
位、Ｖｓｓは接地電位、Ｃ１ 、Ｃ２ は容量である。
【００１７】前記入力ノード初期電位制御用のＮＭＯＳ
トランジスタＴ４ の閾値電圧ＶＴＨ４は、前記ＣＭＯ
Ｓインバータ回路ＩＶ１ を構成している駆動用のＮＭ
ＯＳトランジスタＴ３ の閾値電圧ＶＴＨ３ よりも高
く設定されている。ここで、ＶＴＨ４ ＞ＶＴＨ３ に
設定するための幾つかの方法を列挙しておく。
トランジスタＴ４ の閾値電圧ＶＴＨ４は、前記ＣＭＯ
Ｓインバータ回路ＩＶ１ を構成している駆動用のＮＭ
ＯＳトランジスタＴ３ の閾値電圧ＶＴＨ３ よりも高
く設定されている。ここで、ＶＴＨ４ ＞ＶＴＨ３ に
設定するための幾つかの方法を列挙しておく。
【００１８】第１は、閾値制御のためのイオン注入（チ
ャネル・インプラ）のドーズ量を調節する。この際、異
なった写真蝕刻プロセス（ＰＥＰ）を用いてもよいが、
コストアップを抑制するためには、例えばＮチャネルエ
ンハンスメント化のためのイオン注入に加えて前記トラ
ンジスタＴ４ の領域にボロンイオンＢ＋ を重ね打ち
する。
ャネル・インプラ）のドーズ量を調節する。この際、異
なった写真蝕刻プロセス（ＰＥＰ）を用いてもよいが、
コストアップを抑制するためには、例えばＮチャネルエ
ンハンスメント化のためのイオン注入に加えて前記トラ
ンジスタＴ４ の領域にボロンイオンＢ＋ を重ね打ち
する。
【００１９】第２は、ショートチャネル効果（短チャネ
ル効果）を利用する。即ち、トランジスタＴ３ のチャ
ネル長Ｌには設計ルールの最小値を使用し、これよりも
トランジスタＴ４ のチャネル長Ｌを大きく設定する。
ル効果）を利用する。即ち、トランジスタＴ３ のチャ
ネル長Ｌには設計ルールの最小値を使用し、これよりも
トランジスタＴ４ のチャネル長Ｌを大きく設定する。
【００２０】第３は、ナロウチャネル効果（狭チャネル
効果）を利用する。即ち、トランジスタＴ４ のチャネ
ル幅ＷをトランジスタＴ３ のチャネル幅Ｗよりもパタ
ーン的に狭く設定する。Ｗ＜２μｍ程度になると、フィ
ールド・インプラに際してトランジスタのチャネル領域
のしみ出しが顕著になり、形状効果と合わせてトランジ
スタＴ４ の閾値電圧ＶＴＨ４ が上がる。さらに、上
記第１〜第３の方法の組み合わせ、その他の方法が挙げ
られる。
効果）を利用する。即ち、トランジスタＴ４ のチャネ
ル幅ＷをトランジスタＴ３ のチャネル幅Ｗよりもパタ
ーン的に狭く設定する。Ｗ＜２μｍ程度になると、フィ
ールド・インプラに際してトランジスタのチャネル領域
のしみ出しが顕著になり、形状効果と合わせてトランジ
スタＴ４ の閾値電圧ＶＴＨ４ が上がる。さらに、上
記第１〜第３の方法の組み合わせ、その他の方法が挙げ
られる。
【００２１】上記したような図１の回路によれば、電源
投入時に、電源電位ＶｃｃがトランジスタＴ４ の閾値
電圧ＶＴＨ４ より高くなるまでは、トランジスタＴ４
がオフ状態であり、入力ノードＮ１ から流れ出す電
流Ｉ２ が零であり、入力ノードＮ１ の電位Ｖ（Ｎ１
）はほぼＶｃｃ電位になる。この状態で電源電位Ｖｃｃ
がトランジスタＴ３の閾値電圧ＶＴＨ３ より高くなる
と、トランジスタＴ３ がオンになり、インバータ回路
ＩＶ１ の出力ノードＮ２ が接地電位Ｖｓｓに引かれ
、フィードバック用のＰＭＯＳトランジスタＴ１ がオ
ンする。これにより、入力ノードＮ１ の電位を持ち上
げる電流Ｉ１ （ノードＮ１ に流れ込む電流Ｉ１ ）
が大きくなり、電源投入時のＶｃｃ電位の立上がりの速
さ（ｄＶｃｃ／ｄｔ）が大きい時と同様になる。従って
、ラッチ回路１０は、インバータ回路ＩＶ１ の入力ノ
ードＮ１ が“Ｈ”レベル、インバータ回路ＩＶ１ の
出力ノードＮ２ が“Ｌ”レベルになって安定する。そ
して、電源電位ＶｃｃがトランジスタＴ４ の閾値電圧
ＶＴＨ４ より高くなると、トランジスタＴ４ がオン
状態になり、フューズ・データをラッチ回路１０により
ラッチする動作が開始する。
投入時に、電源電位ＶｃｃがトランジスタＴ４ の閾値
電圧ＶＴＨ４ より高くなるまでは、トランジスタＴ４
がオフ状態であり、入力ノードＮ１ から流れ出す電
流Ｉ２ が零であり、入力ノードＮ１ の電位Ｖ（Ｎ１
）はほぼＶｃｃ電位になる。この状態で電源電位Ｖｃｃ
がトランジスタＴ３の閾値電圧ＶＴＨ３ より高くなる
と、トランジスタＴ３ がオンになり、インバータ回路
ＩＶ１ の出力ノードＮ２ が接地電位Ｖｓｓに引かれ
、フィードバック用のＰＭＯＳトランジスタＴ１ がオ
ンする。これにより、入力ノードＮ１ の電位を持ち上
げる電流Ｉ１ （ノードＮ１ に流れ込む電流Ｉ１ ）
が大きくなり、電源投入時のＶｃｃ電位の立上がりの速
さ（ｄＶｃｃ／ｄｔ）が大きい時と同様になる。従って
、ラッチ回路１０は、インバータ回路ＩＶ１ の入力ノ
ードＮ１ が“Ｈ”レベル、インバータ回路ＩＶ１ の
出力ノードＮ２ が“Ｌ”レベルになって安定する。そ
して、電源電位ＶｃｃがトランジスタＴ４ の閾値電圧
ＶＴＨ４ より高くなると、トランジスタＴ４ がオン
状態になり、フューズ・データをラッチ回路１０により
ラッチする動作が開始する。
【００２２】即ち、電源投入時に、Ｖｃｃ電位がトラン
ジスタＴ４ の閾値電圧ＶＴＨ４ より高くなるまでは
、インバータ回路ＩＶ１ の入力ノードＮ１ が“Ｈ”
レベル、インバータ回路ＩＶ１ の出力ノードＮ２ が
“Ｌ”レベルから動作が開始し、フィードバック用のＰ
ＭＯＳトランジスタＴ１ がオンした状態から開始する
。これにより、入力ノードＮ１ の電位を持ち上げる電
流Ｉ１ （ノードＮ１ に流れ込む電流Ｉ１ ）が入力
ノードＮ１ から流れ出す電流Ｉ２ よりも確実に大き
くなる。そして、Ｖｃｃ電位がトランジスタＴ４ の閾
値電圧ＶＴＨ４ より高くなった時に初めてラッチ回路
１０がフューズ・データをラッチする動作が開始する。
ジスタＴ４ の閾値電圧ＶＴＨ４ より高くなるまでは
、インバータ回路ＩＶ１ の入力ノードＮ１ が“Ｈ”
レベル、インバータ回路ＩＶ１ の出力ノードＮ２ が
“Ｌ”レベルから動作が開始し、フィードバック用のＰ
ＭＯＳトランジスタＴ１ がオンした状態から開始する
。これにより、入力ノードＮ１ の電位を持ち上げる電
流Ｉ１ （ノードＮ１ に流れ込む電流Ｉ１ ）が入力
ノードＮ１ から流れ出す電流Ｉ２ よりも確実に大き
くなる。そして、Ｖｃｃ電位がトランジスタＴ４ の閾
値電圧ＶＴＨ４ より高くなった時に初めてラッチ回路
１０がフューズ・データをラッチする動作が開始する。
【００２３】従って、不良番地データに応じて切断され
るべきポリシリコン・フューズ１１が完全に切断されな
いで多少の抵抗成分が存在しても、電源投入時のＶｃｃ
電位の立上がりの速さに拘らず、フューズ・データをラ
ッチ回路１０により正確にラッチすることが可能になる
。 これにより、半導体記憶装置の信頼性を上げ、ポリシリ
コン・フューズ１１を非導通状態に設定した後のチップ
機能テストを簡略化でき、製造過程での機能テスト時間
を著しく短縮することができる。
るべきポリシリコン・フューズ１１が完全に切断されな
いで多少の抵抗成分が存在しても、電源投入時のＶｃｃ
電位の立上がりの速さに拘らず、フューズ・データをラ
ッチ回路１０により正確にラッチすることが可能になる
。 これにより、半導体記憶装置の信頼性を上げ、ポリシリ
コン・フューズ１１を非導通状態に設定した後のチップ
機能テストを簡略化でき、製造過程での機能テスト時間
を著しく短縮することができる。
【００２４】なお、上記実施例において、トランジスタ
Ｔ４ のゲートの接続先である電源ノードは、電源配線
に限らず、動作時に電源電位Ｖｃｃになる内部信号源の
出力ノードである場合も含む。
Ｔ４ のゲートの接続先である電源ノードは、電源配線
に限らず、動作時に電源電位Ｖｃｃになる内部信号源の
出力ノードである場合も含む。
【００２５】図２は、本発明の第２実施例に係る半導体
記憶装置の冗長回路における不良番地記憶回路を示して
おり、図１に示した不良番地記憶回路回路と比べて、入
力ノード初期電位制御用のトランジスタＴ４’として、
ＣＭＯＳインバータ回路ＩＶ１の入力ノードＮ１ に
ソースが接続され、ゲートが接地ノードに接続され、基
板が電源ノードに接続されたＰＭＯＳトランジスタが用
いられている点が異なり、その他は同じであるので図１
中と同一符号を付している。この場合、上記トランジス
タＴ４’の閾値電圧の絶対値｜ＶＴＨ４’｜が、前記Ｃ
ＭＯＳインバータ回路ＩＶ１を構成しているＭＯＳトラ
ンジスタＴ２ 、Ｔ３ の閾値電圧の絶対値よりも高く
設定されている。この第２実施例の回路の動作は、基本
的には、前述した第１実施例の回路の動作と同様に行わ
れ、第１実施例と同様の効果が得られる。
記憶装置の冗長回路における不良番地記憶回路を示して
おり、図１に示した不良番地記憶回路回路と比べて、入
力ノード初期電位制御用のトランジスタＴ４’として、
ＣＭＯＳインバータ回路ＩＶ１の入力ノードＮ１ に
ソースが接続され、ゲートが接地ノードに接続され、基
板が電源ノードに接続されたＰＭＯＳトランジスタが用
いられている点が異なり、その他は同じであるので図１
中と同一符号を付している。この場合、上記トランジス
タＴ４’の閾値電圧の絶対値｜ＶＴＨ４’｜が、前記Ｃ
ＭＯＳインバータ回路ＩＶ１を構成しているＭＯＳトラ
ンジスタＴ２ 、Ｔ３ の閾値電圧の絶対値よりも高く
設定されている。この第２実施例の回路の動作は、基本
的には、前述した第１実施例の回路の動作と同様に行わ
れ、第１実施例と同様の効果が得られる。
【００２６】なお、上記各実施例では、フューズ素子１
１としてポリシリコン・フューズを用いたが、これに限
らず、電気的再書込み可能な読み出し専用メモリセル（
例えばＥＥＰＲＯＭセル）を用いた場合には、メモリセ
ルのオフ方向への動作マージンを拡大することが可能に
なる。
１としてポリシリコン・フューズを用いたが、これに限
らず、電気的再書込み可能な読み出し専用メモリセル（
例えばＥＥＰＲＯＭセル）を用いた場合には、メモリセ
ルのオフ方向への動作マージンを拡大することが可能に
なる。
【００２７】
【発明の効果】上述したように本発明の半導体記憶装置
の冗長回路によれば、不良番地データに応じて切断され
るべきフューズ素子が完全に非導通状態に設定されない
で多少の抵抗成分が存在しても、電源投入時のＶｃｃ電
位の立上がりの速さに拘らずフューズ・データを正確に
ラッチできる。従って、半導体記憶装置の信頼性を上げ
、フューズ素子を非導通状態に設定した後のチップ機能
テストを簡略化でき、製造過程での機能テスト時間を著
しく短縮することができる。
の冗長回路によれば、不良番地データに応じて切断され
るべきフューズ素子が完全に非導通状態に設定されない
で多少の抵抗成分が存在しても、電源投入時のＶｃｃ電
位の立上がりの速さに拘らずフューズ・データを正確に
ラッチできる。従って、半導体記憶装置の信頼性を上げ
、フューズ素子を非導通状態に設定した後のチップ機能
テストを簡略化でき、製造過程での機能テスト時間を著
しく短縮することができる。
【図１】本発明の第１実施例に係る半導体記憶装置の冗
長回路の一部を示す回路図。
長回路の一部を示す回路図。
【図２】本発明の第２実施例に係る半導体記憶装置の冗
長回路の一部を示す回路図。
長回路の一部を示す回路図。
【図３】従来の半導体記憶装置の冗長回路の一部を示す
回路図。
回路図。
１０…ラッチ回路、１１…フューズ素子（ポリシリコン
・フューズ）、ＩＶ１…ＣＭＯＳインバータ回路、Ｔ１
…フィードバック用のＰＭＯＳトランジスタ、Ｔ４
、Ｔ４’…入力ノード初期電位制御用のＭＯＳトランジ
スタ、Ｔ３ …インバータ回路の駆動用のＮＭＯＳトラ
ンジスタ、Ｎ１ …インバータ回路ＩＶ１ の入力ノー
ド、Ｎ２ …インバータ回路ＩＶ２ の出力ノード。
・フューズ）、ＩＶ１…ＣＭＯＳインバータ回路、Ｔ１
…フィードバック用のＰＭＯＳトランジスタ、Ｔ４
、Ｔ４’…入力ノード初期電位制御用のＭＯＳトランジ
スタ、Ｔ３ …インバータ回路の駆動用のＮＭＯＳトラ
ンジスタ、Ｎ１ …インバータ回路ＩＶ１ の入力ノー
ド、Ｎ２ …インバータ回路ＩＶ２ の出力ノード。
Claims (4)
- 【請求項１】 ＣＭＯＳインバータ回路と、このＣＭ
ＯＳインバータ回路の出力がゲートに入力し、ソースが
電源ノードに接続され、ドレインが上記ＣＭＯＳインバ
ータ回路の入力ノードに接続されたフィードバック用の
ＰＭＯＳトランジスタと、上記ＣＭＯＳインバータ回路
の入力ノードにドレインが接続され、ゲートが電源ノー
ドに接続された入力ノード初期電位制御用のＮＭＯＳト
ランジスタと、このＮＭＯＳトランジスタのソースと接
地ノードとの間に接続され、不良番地データに応じて導
通または非導通状態に設定されるフューズ素子とを具備
する不良番地記憶回路が、デコードすべきアドレス信号
に対応して複数個設けられていることを特徴とする半導
体記憶装置の冗長回路。 - 【請求項２】 請求項１記載の半導体記憶装置の冗長
回路において、前記入力ノード初期電位制御用のＮＭＯ
Ｓトランジスタの閾値電圧が、前記ＣＭＯＳインバータ
回路を構成している駆動用のＮＭＯＳトランジスタの閾
値電圧よりも高く設定されていることを特徴とする半導
体記憶装置の冗長回路。 - 【請求項３】 ＣＭＯＳインバータ回路と、このＣＭ
ＯＳインバータ回路の出力がゲートに入力し、ソースが
電源ノードに接続され、ドレインが上記ＣＭＯＳインバ
ータ回路の入力ノードに接続されたフィードバック用の
ＰＭＯＳトランジスタと、上記ＣＭＯＳインバータ回路
の入力ノードにソースが接続され、ゲートが接地ノード
に接続され、基板が電源ノードに接続された入力ノード
初期電位制御用のＰＭＯＳトランジスタと、このＰＭＯ
Ｓトランジスタのドレインと接地ノードとの間に接続さ
れ、不良番地データに応じて導通または非導通状態に設
定されるフューズ素子とを具備する不良番地記憶回路が
、デコードすべきアドレス信号に対応して複数個設けら
れていることを特徴とする半導体記憶装置の冗長回路。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、前記入力ノード初期電位制御用のＰＭＯＳトランジ
スタの閾値電圧の絶対値が、前記ＣＭＯＳインバータ回
路を構成している駆動用のＭＯＳトランジスタの閾値電
圧よりも高く設定されていることを特徴とする半導体記
憶装置の冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133027A JPH04358400A (ja) | 1991-06-04 | 1991-06-04 | 半導体記憶装置の冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3133027A JPH04358400A (ja) | 1991-06-04 | 1991-06-04 | 半導体記憶装置の冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358400A true JPH04358400A (ja) | 1992-12-11 |
Family
ID=15095091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3133027A Pending JPH04358400A (ja) | 1991-06-04 | 1991-06-04 | 半導体記憶装置の冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| JP2005209249A (ja) * | 2004-01-20 | 2005-08-04 | Toshiba Microelectronics Corp | 半導体メモリ |
-
1991
- 1991-06-04 JP JP3133027A patent/JPH04358400A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0886381A1 (en) * | 1997-05-29 | 1998-12-23 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit. |
| US6157240A (en) * | 1997-05-29 | 2000-12-05 | Nec Corporation | Output logic setting circuit in semiconductor integrated circuit |
| JP2005209249A (ja) * | 2004-01-20 | 2005-08-04 | Toshiba Microelectronics Corp | 半導体メモリ |
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