JPH04358418A - 多チャンネルｄ／ａ変換器 - Google Patents
多チャンネルｄ／ａ変換器Info
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- JPH04358418A JPH04358418A JP13435391A JP13435391A JPH04358418A JP H04358418 A JPH04358418 A JP H04358418A JP 13435391 A JP13435391 A JP 13435391A JP 13435391 A JP13435391 A JP 13435391A JP H04358418 A JPH04358418 A JP H04358418A
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号をアナ
ログ信号に変換するＤ／Ａ変換器に係り、さらに詳しく
は、通信関係やオーディオ関係、あるいはディジタル信
号により制御される基準電圧発生器などに好適なＤ／Ａ
変換器に関するものである。
ログ信号に変換するＤ／Ａ変換器に係り、さらに詳しく
は、通信関係やオーディオ関係、あるいはディジタル信
号により制御される基準電圧発生器などに好適なＤ／Ａ
変換器に関するものである。
【０００２】
【従来の技術】この種のＤ／Ａ変換器のうち、例えば１
０ビット以下のものとしては、Ｒ−２Ｒ型のはしご型Ｄ
／Ａ変換器や、抵抗ラダー型Ｄ／Ａ変換器がよく用いら
れる。
０ビット以下のものとしては、Ｒ−２Ｒ型のはしご型Ｄ
／Ａ変換器や、抵抗ラダー型Ｄ／Ａ変換器がよく用いら
れる。
【０００３】Ｒ−２Ｒ型のはしご型Ｄ／Ａ変換器は図５
に示すように、抵抗Ｒと抵抗２Ｒがはしご型に接続され
、基準電位−Ｖｒｅｆと＋Ｖｒｅｆとを入力ディジタル
信号Ｄ０ 〜Ｄ２ によって切り換えて、所定の電圧を
出力されるようになされている。このＲ−２Ｒ型のはし
ご型Ｄ／Ａ変換器は回路規模が小さく、大きな占有面積
を必要としないという特徴を有する。
に示すように、抵抗Ｒと抵抗２Ｒがはしご型に接続され
、基準電位−Ｖｒｅｆと＋Ｖｒｅｆとを入力ディジタル
信号Ｄ０ 〜Ｄ２ によって切り換えて、所定の電圧を
出力されるようになされている。このＲ−２Ｒ型のはし
ご型Ｄ／Ａ変換器は回路規模が小さく、大きな占有面積
を必要としないという特徴を有する。
【０００４】しかしながら、抵抗がばらつくことにより
、最上位ビット（ＭＳＢ）の変化による出力電圧のばら
つきが生じたり、スイッチとして用いられるトランジス
タが比較的大きなＯＮ抵抗を有したりして、単調性や微
分非直線性誤差（ＤＮＬ）が大きいという欠点を有する
。
、最上位ビット（ＭＳＢ）の変化による出力電圧のばら
つきが生じたり、スイッチとして用いられるトランジス
タが比較的大きなＯＮ抵抗を有したりして、単調性や微
分非直線性誤差（ＤＮＬ）が大きいという欠点を有する
。
【０００５】一方、高精度のＤ／Ａ変換器としては、図
６に示すように、基準電位−Ｖｒｅｆと＋Ｖｒｅｆの間
に抵抗を設け、入力されたディジタル信号により、この
分割電圧を切り換えて出力する抵抗ラダー型Ｄ／Ａ変換
器が知られている。図６において、入力された３ビット
のディジタル信号Ｄ０ 〜Ｄ２ は、デコーダ１によっ
て２３ ＝８個の選択信号に変換され、この選択信号に
よって、スイッチトランジスタＴＲの１つをオンするこ
とにより、ディジタル信号に対応したアナログ信号を出
力端から出力するものである。
６に示すように、基準電位−Ｖｒｅｆと＋Ｖｒｅｆの間
に抵抗を設け、入力されたディジタル信号により、この
分割電圧を切り換えて出力する抵抗ラダー型Ｄ／Ａ変換
器が知られている。図６において、入力された３ビット
のディジタル信号Ｄ０ 〜Ｄ２ は、デコーダ１によっ
て２３ ＝８個の選択信号に変換され、この選択信号に
よって、スイッチトランジスタＴＲの１つをオンするこ
とにより、ディジタル信号に対応したアナログ信号を出
力端から出力するものである。
【０００６】この抵抗ラダー型Ｄ／Ａ変換器は精度が高
いものの、入力ディジタル信号をデコードするデコーダ
が必要である。また、多数のコントロール線が必要とな
り、特に、スイッチ線およびＰ型領域とＮ型領域がとも
に必要となり、回路の占有面積が増大するという問題が
あった。
いものの、入力ディジタル信号をデコードするデコーダ
が必要である。また、多数のコントロール線が必要とな
り、特に、スイッチ線およびＰ型領域とＮ型領域がとも
に必要となり、回路の占有面積が増大するという問題が
あった。
【０００７】これらの問題を解決するものとして、抵抗
ラダー型Ｄ／Ａ変換器においてデコーダを無くし、入力
ディジタル信号をそのまま用いるものが知られており、
例えば、図７に示すような、いわゆるトーナメント方式
がある。これは、ディジタル信号Ｄ０ とその反転信号
によって、まず第１番目の選択をし、次いで、ディジタ
ル信号Ｄ１ とその反転信号によって選択し、さらに、
ディジタル信号Ｄ２ とその反転信号によって選択する
ものである。
ラダー型Ｄ／Ａ変換器においてデコーダを無くし、入力
ディジタル信号をそのまま用いるものが知られており、
例えば、図７に示すような、いわゆるトーナメント方式
がある。これは、ディジタル信号Ｄ０ とその反転信号
によって、まず第１番目の選択をし、次いで、ディジタ
ル信号Ｄ１ とその反転信号によって選択し、さらに、
ディジタル信号Ｄ２ とその反転信号によって選択する
ものである。
【０００８】しかし、この方法においても、多数のコン
トロール線が必要となり、さらにスイッチをＰ型トラン
ジスタとＮ型トランジスタで構成すると、多数のコント
ロール線とＰ型領域，Ｎ型領域が必要となり、回路の占
有面積が増大するという問題があった。
トロール線が必要となり、さらにスイッチをＰ型トラン
ジスタとＮ型トランジスタで構成すると、多数のコント
ロール線とＰ型領域，Ｎ型領域が必要となり、回路の占
有面積が増大するという問題があった。
【０００９】
【発明が解決しようとする課題】本発明は以上の点に鑑
み、高精度の抵抗ラダー型Ｄ／Ａ変換器において、回路
の占有面積を小さくし、低コストのＤ／Ａ変換器を提供
することを課題とする。
み、高精度の抵抗ラダー型Ｄ／Ａ変換器において、回路
の占有面積を小さくし、低コストのＤ／Ａ変換器を提供
することを課題とする。
【００１０】
【課題を解決するための手段】本発明は、両端に電圧が
加えられたときに、複数の基準電圧を発生する直列抵抗
回路網と、該基準電圧が印加されるアクティブ領域を行
とし、ディジタル入力信号の各ビットの非反転信号およ
び反転信号が印加されるゲート電極層を列としたマトリ
ックスの交点に、前記ディジタル入力信号の値に応じて
前記基準電圧をオン・オフするＭＯＳＦＥＴ、または前
記ディジタル入力信号の値にかかわらず常にオン状態を
保つ導通部のいずれかを配したＭＯＳＦＥＴマトリック
ス回路と、前記ＭＯＳＦＥＴマトリックス回路の各アク
ティブ領域の、前記基準電圧が接続された側と反対側を
接続して形成したアナログ信号出力部とを具備し、前記
ディジタル入力信号に対して、前記アクティブ領域のい
ずれか一つが選択的にオンとされることを特徴とする。
加えられたときに、複数の基準電圧を発生する直列抵抗
回路網と、該基準電圧が印加されるアクティブ領域を行
とし、ディジタル入力信号の各ビットの非反転信号およ
び反転信号が印加されるゲート電極層を列としたマトリ
ックスの交点に、前記ディジタル入力信号の値に応じて
前記基準電圧をオン・オフするＭＯＳＦＥＴ、または前
記ディジタル入力信号の値にかかわらず常にオン状態を
保つ導通部のいずれかを配したＭＯＳＦＥＴマトリック
ス回路と、前記ＭＯＳＦＥＴマトリックス回路の各アク
ティブ領域の、前記基準電圧が接続された側と反対側を
接続して形成したアナログ信号出力部とを具備し、前記
ディジタル入力信号に対して、前記アクティブ領域のい
ずれか一つが選択的にオンとされることを特徴とする。
【００１１】また、前記ＭＯＳＦＥＴマトリックス回路
の列をなす各ゲート電極層に関し、同一ゲート電極層に
接続されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯ
ＳＦＥＴで置き換えたことを特徴とする。
の列をなす各ゲート電極層に関し、同一ゲート電極層に
接続されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯ
ＳＦＥＴで置き換えたことを特徴とする。
【００１２】
【作用】本発明によれば、ゲート電極層とアクティブ領
域の交点に、エンハンスメント型ＭＯＳＦＥＴまたは導
通部を有するＭＯＳＦＥＴマトリックス回路において、
ディジタル入力信号によって選択されたＭＯＳＦＥＴの
みがオンとされる。これによって、いずれか一つのアク
ティブ領域がオンとされ、このアクティブ領域に印加さ
れている基準電圧がアナログ信号として出力される。こ
れらのＭＯＳＦＥＴまたは導通部は、ゲート電極層とア
クティブ領域との各交点に、一つ設けられるだけなので
、これらが、ＮチャネルＭＯＳＦＥＴのときには、Ｐ型
ウェルのみで済み、ＰチャネルＭＯＳＦＥＴのときには
、Ｎ型ウェルのみで済む。したがって、占有面積を大幅
に縮小することができる。また、アルミ配線等のメタル
とゲート、あるいはメタルとアクティブ領域とを結合す
るコンタクトがなくなるので、これも占有面積の縮小に
寄与する。
域の交点に、エンハンスメント型ＭＯＳＦＥＴまたは導
通部を有するＭＯＳＦＥＴマトリックス回路において、
ディジタル入力信号によって選択されたＭＯＳＦＥＴの
みがオンとされる。これによって、いずれか一つのアク
ティブ領域がオンとされ、このアクティブ領域に印加さ
れている基準電圧がアナログ信号として出力される。こ
れらのＭＯＳＦＥＴまたは導通部は、ゲート電極層とア
クティブ領域との各交点に、一つ設けられるだけなので
、これらが、ＮチャネルＭＯＳＦＥＴのときには、Ｐ型
ウェルのみで済み、ＰチャネルＭＯＳＦＥＴのときには
、Ｎ型ウェルのみで済む。したがって、占有面積を大幅
に縮小することができる。また、アルミ配線等のメタル
とゲート、あるいはメタルとアクティブ領域とを結合す
るコンタクトがなくなるので、これも占有面積の縮小に
寄与する。
【００１３】また、ＭＯＳＦＥＴマトリックス回路の列
をなす各ゲート電極層に関し、同一ゲート電極層に接続
されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯＳＦ
ＥＴで置き換えた構成によれば、回路網の抵抗値は変わ
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
をなす各ゲート電極層に関し、同一ゲート電極層に接続
されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯＳＦ
ＥＴで置き換えた構成によれば、回路網の抵抗値は変わ
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
【００１４】さらに、直列抵抗回路網とアクティブ領域
を結合する部分を除いて、メタルを使用していないので
、メタルを多チャンネル化等の他の目的に使用すること
ができる。実施例３のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価なＤ／Ａ変換器を実
現することが可能となる。
を結合する部分を除いて、メタルを使用していないので
、メタルを多チャンネル化等の他の目的に使用すること
ができる。実施例３のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価なＤ／Ａ変換器を実
現することが可能となる。
【００１５】
【実施例】次に、本発明の実施例を詳細に説明する。
【００１６】実施例１
図１および図２は、本発明の実施例１によるＤ／Ａ変換
器の構成を示す図である。ここでは、説明を簡単にする
ために、３ビットのＤ／Ａ変換器を例示した。これらの
図において、１０は直列抵抗回路網、２０はＭＯＳＦＥ
Ｔマトリックス回路、５０はアナログ信号出力部である
。
器の構成を示す図である。ここでは、説明を簡単にする
ために、３ビットのＤ／Ａ変換器を例示した。これらの
図において、１０は直列抵抗回路網、２０はＭＯＳＦＥ
Ｔマトリックス回路、５０はアナログ信号出力部である
。
【００１７】直列抵抗回路網１０は、たとえば、多結晶
シリコン層にリン等の不純物を拡散して形成した抵抗１
１−１９から構成される。抵抗１２−１８は、図２に示
すように、それぞれ２つの抵抗１２１，１２２−１８１
，１８２の直列回路からなっている。直列抵抗回路網１
０の両端には、参照電圧−Ｖｒｅｆと＋Ｖｒｅｆとが加
えられている。これによって、各抵抗の接続点からは、
全部で８つの基準電圧Ｖ０−Ｖ７が出力されている。
シリコン層にリン等の不純物を拡散して形成した抵抗１
１−１９から構成される。抵抗１２−１８は、図２に示
すように、それぞれ２つの抵抗１２１，１２２−１８１
，１８２の直列回路からなっている。直列抵抗回路網１
０の両端には、参照電圧−Ｖｒｅｆと＋Ｖｒｅｆとが加
えられている。これによって、各抵抗の接続点からは、
全部で８つの基準電圧Ｖ０−Ｖ７が出力されている。
【００１８】基準電圧Ｖ０−Ｖ７は、ＭＯＳＦＥＴマト
リックス回路２０の各行、すなわち、アクティブ領域２
１−２８にそれぞれ加えられている。一方、ＭＯＳＦＥ
Ｔマトリックス回路２０の列、すなわち、ゲート電極層
３１−３６には、３ビットディジタル入力信号の反転信
号と非反転信号の各々が供給されている。ここで、各ア
クティブ領域２１−２８とゲート電極層３１−３６との
交点には、電圧選択スイッチＳＷあるいは導通部ＣＤが
形成されている。各電圧選択スイッチＳＷは、多結晶シ
リコンにリン等の不純物を拡散して形成したゲート電極
層と、その両側にイオン注入等によって形成されたソー
ス領域およびドレイン領域と、ゲート電極層の下に形成
された絶縁層とを有するＮチャネル・エンハンスメント
型のＭＯＳＦＥＴからなっている。一方、各導通部ＣＤ
は、Ｎチャネル・ディプリーション型のＭＯＳＦＥＴ、
あるいは、埋め込みＮ拡散層からなり、常時導通状態と
なっている。
リックス回路２０の各行、すなわち、アクティブ領域２
１−２８にそれぞれ加えられている。一方、ＭＯＳＦＥ
Ｔマトリックス回路２０の列、すなわち、ゲート電極層
３１−３６には、３ビットディジタル入力信号の反転信
号と非反転信号の各々が供給されている。ここで、各ア
クティブ領域２１−２８とゲート電極層３１−３６との
交点には、電圧選択スイッチＳＷあるいは導通部ＣＤが
形成されている。各電圧選択スイッチＳＷは、多結晶シ
リコンにリン等の不純物を拡散して形成したゲート電極
層と、その両側にイオン注入等によって形成されたソー
ス領域およびドレイン領域と、ゲート電極層の下に形成
された絶縁層とを有するＮチャネル・エンハンスメント
型のＭＯＳＦＥＴからなっている。一方、各導通部ＣＤ
は、Ｎチャネル・ディプリーション型のＭＯＳＦＥＴ、
あるいは、埋め込みＮ拡散層からなり、常時導通状態と
なっている。
【００１９】また、ゲート電極層３１、３３、３５には
、インバータ４１、４３、４５を介してディジタル入力
信号Ｄ０、Ｄ１、Ｄ２の反転信号が供給され、ゲート電
極層３２、３４、３６にはディジタル入力信号の非反転
信号が供給されている。したがって、図１の実施例では
、ディジタル入力信号が「０００」のときに、最下行（
アクティブ領域２１）の３つの電圧選択スイッチＳＷが
オンとなって電圧Ｖ０が出力され、「００１」のときに
アクティブ領域２２がオンとなり電圧Ｖ１が、「０１０
」のときにアクティブ領域２３がオンとなり電圧Ｖ２が
、、、、「１１１」のときにアクティブ領域２８がオン
となり電圧Ｖ７がそれぞれ出力される。こうして、３ビ
ットのディジタル・アナログ変換が行われる。
、インバータ４１、４３、４５を介してディジタル入力
信号Ｄ０、Ｄ１、Ｄ２の反転信号が供給され、ゲート電
極層３２、３４、３６にはディジタル入力信号の非反転
信号が供給されている。したがって、図１の実施例では
、ディジタル入力信号が「０００」のときに、最下行（
アクティブ領域２１）の３つの電圧選択スイッチＳＷが
オンとなって電圧Ｖ０が出力され、「００１」のときに
アクティブ領域２２がオンとなり電圧Ｖ１が、「０１０
」のときにアクティブ領域２３がオンとなり電圧Ｖ２が
、、、、「１１１」のときにアクティブ領域２８がオン
となり電圧Ｖ７がそれぞれ出力される。こうして、３ビ
ットのディジタル・アナログ変換が行われる。
【００２０】次に、本実施例の出力電圧範囲について検
討する。
討する。
【００２１】まず、ディジタル入力信号Ｄ０−Ｄ２は、
ハイ・レベルがＶＤＤボルト（たとえば、５ボルト）、
ロー・レベルが０ボルトであり、これらの電圧がゲート
電極層３１−３６に加えられている。また、電圧選択ス
イッチＳＷとして、通常のエンハンスメント型ＭＯＳＦ
ＥＴを使用しているので、そのしきい値電圧ＶＴは、０
．８Ｖ程度である。しかしながら、基板に電圧を印加す
ることによって、しきい値電圧が変化するという基板効
果のために、アクティブ領域に加えられる電圧（基準電
圧＝出力電圧）が３．７５Ｖまで上昇すると、そのとき
のしきい値電圧ＶＴは、１．５Ｖ程度になる。よって、
電圧選択スイッチＳＷをオンするには、そのゲートに少
なくとも５．２５Ｖ（＝３．７５＋１．５Ｖ）以上の電
圧を加えねばならず、ＶＤＤ＝５Ｖでは、オンとするこ
とができない。十分低いオン抵抗を得るためには、ＶＤ
Ｄ＝５Ｖのときには、出力電圧は２．５Ｖ程度までが適
当であり、出力範囲は、０−ＶＤＤ／２程度となる。
ハイ・レベルがＶＤＤボルト（たとえば、５ボルト）、
ロー・レベルが０ボルトであり、これらの電圧がゲート
電極層３１−３６に加えられている。また、電圧選択ス
イッチＳＷとして、通常のエンハンスメント型ＭＯＳＦ
ＥＴを使用しているので、そのしきい値電圧ＶＴは、０
．８Ｖ程度である。しかしながら、基板に電圧を印加す
ることによって、しきい値電圧が変化するという基板効
果のために、アクティブ領域に加えられる電圧（基準電
圧＝出力電圧）が３．７５Ｖまで上昇すると、そのとき
のしきい値電圧ＶＴは、１．５Ｖ程度になる。よって、
電圧選択スイッチＳＷをオンするには、そのゲートに少
なくとも５．２５Ｖ（＝３．７５＋１．５Ｖ）以上の電
圧を加えねばならず、ＶＤＤ＝５Ｖでは、オンとするこ
とができない。十分低いオン抵抗を得るためには、ＶＤ
Ｄ＝５Ｖのときには、出力電圧は２．５Ｖ程度までが適
当であり、出力範囲は、０−ＶＤＤ／２程度となる。
【００２２】この実施例によれば、上述したＭＯＳＦＥ
Ｔまたは導通部は、ゲート電極層とアクティブ領域との
各交点に、一つ設けられるだけなので、これらが、Ｎチ
ャネルＭＯＳＦＥＴのときには、Ｐ型ウェルのみで済み
、ＰチャネルＭＯＳＦＥＴのときには、Ｎ型ウェルのみ
で済む。したがって、占有面積を大幅に縮小することが
できる。また、アルミ配線等のメタルとゲート、あるい
はメタルとアクティブ領域とを結合するコンタクトがな
くなるので、これも占有面積の縮小に寄与する。
Ｔまたは導通部は、ゲート電極層とアクティブ領域との
各交点に、一つ設けられるだけなので、これらが、Ｎチ
ャネルＭＯＳＦＥＴのときには、Ｐ型ウェルのみで済み
、ＰチャネルＭＯＳＦＥＴのときには、Ｎ型ウェルのみ
で済む。したがって、占有面積を大幅に縮小することが
できる。また、アルミ配線等のメタルとゲート、あるい
はメタルとアクティブ領域とを結合するコンタクトがな
くなるので、これも占有面積の縮小に寄与する。
【００２３】次に、出力電圧範囲を広くするための変形
例を考察する。
例を考察する。
【００２４】（１） 電圧選択スイッチＳＷとして、
しきい値電圧ＶＴ＝０ＶのＮチャネル・ネイティブＭＯ
ＳＦＥＴを使用する。この素子を用いると、たとえば、
基準電圧（＝出力電圧）が１．２５Ｖのときのしきい値
電圧ＶＴは約０．１Ｖであり、基板効果を考慮しても、
ＶＴ＝０．５Ｖ程度に抑えることができる。よって、Ｖ
ＤＤ＝５Ｖの場合は、出力電圧範囲は、理論的には、０
Ｖ−４．５（５．０−０．５）Ｖとなる。しかしながら
、実際には、ゲート電圧０Ｖで確実にオフとし、５Ｖで
十分に低いオン抵抗を得るためには、出力電圧範囲は、
１．２５−３．７５Ｖ程度となる。いいかえれば、ＶＤ
Ｄ／４−３ＶＤＤ／４の範囲の出力が可能となる。
しきい値電圧ＶＴ＝０ＶのＮチャネル・ネイティブＭＯ
ＳＦＥＴを使用する。この素子を用いると、たとえば、
基準電圧（＝出力電圧）が１．２５Ｖのときのしきい値
電圧ＶＴは約０．１Ｖであり、基板効果を考慮しても、
ＶＴ＝０．５Ｖ程度に抑えることができる。よって、Ｖ
ＤＤ＝５Ｖの場合は、出力電圧範囲は、理論的には、０
Ｖ−４．５（５．０−０．５）Ｖとなる。しかしながら
、実際には、ゲート電圧０Ｖで確実にオフとし、５Ｖで
十分に低いオン抵抗を得るためには、出力電圧範囲は、
１．２５−３．７５Ｖ程度となる。いいかえれば、ＶＤ
Ｄ／４−３ＶＤＤ／４の範囲の出力が可能となる。
【００２５】（２） 電圧選択スイッチＳＷとして、
基準電圧が０−ＶＤＤ／４の範囲では、通常のＮチャネ
ルＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／４−３ＶＤ
Ｄ／４の範囲では、Ｎチャネル・ネイティブＭＯＳＦＥ
Ｔを用いる。これは、実施例１と変形例（１）とを組み
合わせたものである。
基準電圧が０−ＶＤＤ／４の範囲では、通常のＮチャネ
ルＭＯＳＦＥＴを用い、基準電圧がＶＤＤ／４−３ＶＤ
Ｄ／４の範囲では、Ｎチャネル・ネイティブＭＯＳＦＥ
Ｔを用いる。これは、実施例１と変形例（１）とを組み
合わせたものである。
【００２６】（３） 電圧選択スイッチＳＷとして、
基準電圧がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル
・エンハンスメント型ＭＯＳＦＥＴを用いる。基準電圧
がＶＤＤ／２−ＶＤＤの範囲では、ゲートに０Ｖが印加
されたときに電圧選択スイッチＳＷがオンとされ、ＶＤ
Ｄが印加されたときにオフとされる。すなわち、この電
圧範囲では、ゲートにＶＤＤが印加されると、電圧選択
スイッチＳＷのソースに対するゲート電圧は０−ＶＤＤ
／２となって、確実にオフさる。逆に、ゲートに０Ｖが
加えられると、ソースに対するゲート電圧は（−ＶＤＤ
）−（−ＶＤＤ／２）となって、十分低いオン抵抗でオ
ンとされる。したがって、この場合は、ＶＤＤ／２−Ｖ
ＤＤの出力範囲が得られる。ただし、この場合、Ｐチャ
ネルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチ
ャネル・ディプリーション型ＭＯＳＦＥＴ、または埋め
込みＰ＋層を用いる。また、Ｐチャネル・ＭＯＳＦＥＴ
は図１の導通部の位置に配置し、Ｐチャネル・ＭＯＳＦ
ＥＴに対応する導通部ＣＤは図１に示すＮチャネル・Ｍ
ＯＳＦＥＴの位置に配置する構成としなければならない
。
基準電圧がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル
・エンハンスメント型ＭＯＳＦＥＴを用いる。基準電圧
がＶＤＤ／２−ＶＤＤの範囲では、ゲートに０Ｖが印加
されたときに電圧選択スイッチＳＷがオンとされ、ＶＤ
Ｄが印加されたときにオフとされる。すなわち、この電
圧範囲では、ゲートにＶＤＤが印加されると、電圧選択
スイッチＳＷのソースに対するゲート電圧は０−ＶＤＤ
／２となって、確実にオフさる。逆に、ゲートに０Ｖが
加えられると、ソースに対するゲート電圧は（−ＶＤＤ
）−（−ＶＤＤ／２）となって、十分低いオン抵抗でオ
ンとされる。したがって、この場合は、ＶＤＤ／２−Ｖ
ＤＤの出力範囲が得られる。ただし、この場合、Ｐチャ
ネルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｐチ
ャネル・ディプリーション型ＭＯＳＦＥＴ、または埋め
込みＰ＋層を用いる。また、Ｐチャネル・ＭＯＳＦＥＴ
は図１の導通部の位置に配置し、Ｐチャネル・ＭＯＳＦ
ＥＴに対応する導通部ＣＤは図１に示すＮチャネル・Ｍ
ＯＳＦＥＴの位置に配置する構成としなければならない
。
【００２７】（４） 電圧選択スイッチＳＷとして、
基準電圧が０−ＶＤＤ／２の範囲では、通常のＮチャネ
ル・エンハンスメント型ＭＯＳＦＥＴを用い、基準電圧
がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル・エンハ
ンスメント型ＭＯＳＦＥＴを用いる。この場合、Ｎチャ
ネルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｎチ
ャネル・ディプリーション型ＭＯＳＦＥＴ、または埋め
込みＮ＋層を用い、ＰチャネルＭＯＳＦＥＴに対応する
導通部ＣＤとしては、Ｐチャネル・ディプリーション型
ＭＯＳＦＥＴ、または埋め込みＰ＋層を用いる。これは
実施例１と変形例（３）とを組合わせたものである。
基準電圧が０−ＶＤＤ／２の範囲では、通常のＮチャネ
ル・エンハンスメント型ＭＯＳＦＥＴを用い、基準電圧
がＶＤＤ／２−ＶＤＤの範囲では、Ｐチャネル・エンハ
ンスメント型ＭＯＳＦＥＴを用いる。この場合、Ｎチャ
ネルＭＯＳＦＥＴに対応する導通部ＣＤとしては、Ｎチ
ャネル・ディプリーション型ＭＯＳＦＥＴ、または埋め
込みＮ＋層を用い、ＰチャネルＭＯＳＦＥＴに対応する
導通部ＣＤとしては、Ｐチャネル・ディプリーション型
ＭＯＳＦＥＴ、または埋め込みＰ＋層を用いる。これは
実施例１と変形例（３）とを組合わせたものである。
【００２８】実施例２
図３は、本発明の実施例２の構成を示す回路図である。
図１の実施例１と異なる点は、同一の列、つまり同一の
ゲート電極層に接続され、かつ隣接する電圧選択スイッ
チＳＷをまとめた点である。すなわち、ゲート電極層３
３と３４では、隣接するスイッチＳＷが、それぞれ２つ
の電圧選択スイッチ（６１Ａ，６１Ｂ），（６２Ａ，６
２Ｂ）にまとめられ、ゲート電極層３５と３６では、隣
接する４個のスイッチＳＷが、それぞれ一つの電圧選択
スイッチ６４Ａ，６４Ｂにまとめられている。
ゲート電極層に接続され、かつ隣接する電圧選択スイッ
チＳＷをまとめた点である。すなわち、ゲート電極層３
３と３４では、隣接するスイッチＳＷが、それぞれ２つ
の電圧選択スイッチ（６１Ａ，６１Ｂ），（６２Ａ，６
２Ｂ）にまとめられ、ゲート電極層３５と３６では、隣
接する４個のスイッチＳＷが、それぞれ一つの電圧選択
スイッチ６４Ａ，６４Ｂにまとめられている。
【００２９】この構成によれば、回路網の抵抗値は変わ
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
【００３０】実施例３
図４は、本発明の実施例３の構成を示すブロック図であ
る。
る。
【００３１】図４において、２０は図１に示すＭＯＳＦ
ＥＴマトリックス回路であり、本実施例は３チャネル構
成となっている。各チャネルのアクティブ領域２１−２
８は、メタル７１−７８によって、直列抵抗回路網１０
の各電圧端に接続されている。この場合、メタル７１−
７８は、各チャネルのアクティブ領域２１−２８に、コ
ンタクト７１Ａ−７８Ａでそれぞれ接続されている。
ＥＴマトリックス回路であり、本実施例は３チャネル構
成となっている。各チャネルのアクティブ領域２１−２
８は、メタル７１−７８によって、直列抵抗回路網１０
の各電圧端に接続されている。この場合、メタル７１−
７８は、各チャネルのアクティブ領域２１−２８に、コ
ンタクト７１Ａ−７８Ａでそれぞれ接続されている。
【００３２】このような構成によれば、直列抵抗回路網
１０を各チャネルに共通化できるので、小型な多チャン
ネルＤ／Ａ変換器を実現できる。また、メタル７１−７
８は一層で済むので（シングルメタル）、安価なＤ／Ａ
変換器を作製することができる。
１０を各チャネルに共通化できるので、小型な多チャン
ネルＤ／Ａ変換器を実現できる。また、メタル７１−７
８は一層で済むので（シングルメタル）、安価なＤ／Ａ
変換器を作製することができる。
【００３３】
【発明の効果】本発明によれば、ゲート電極層とアクテ
ィブ領域の交点に、エンハンスメント型ＭＯＳＦＥＴま
たは導通部を有するＭＯＳＦＥＴマトリックス回路にお
いて、ディジタル入力信号によって選択されたＭＯＳＦ
ＥＴのみがオンとされる。これによって、いずれか一つ
のアクティブ領域がオンとされ、このアクティブ領域に
印加されている基準電圧がアナログ信号として出力され
る。これらのＭＯＳＦＥＴまたは導通部は、ゲート電極
層とアクティブ領域との各交点に、一つ設けられるだけ
なので、これらが、ＮチャネルＭＯＳＦＥＴのときには
、Ｐ型ウェルのみで済み、ＰチャネルＭＯＳＦＥＴのと
きには、Ｎ型ウェルのみで済む。したがって、占有面積
を大幅に縮小することができる。また、アルミ配線等の
メタルとゲート、あるいはメタルとアクティブ領域とを
結合するコンタクトがなくなるので、これも占有面積の
縮小に寄与する。
ィブ領域の交点に、エンハンスメント型ＭＯＳＦＥＴま
たは導通部を有するＭＯＳＦＥＴマトリックス回路にお
いて、ディジタル入力信号によって選択されたＭＯＳＦ
ＥＴのみがオンとされる。これによって、いずれか一つ
のアクティブ領域がオンとされ、このアクティブ領域に
印加されている基準電圧がアナログ信号として出力され
る。これらのＭＯＳＦＥＴまたは導通部は、ゲート電極
層とアクティブ領域との各交点に、一つ設けられるだけ
なので、これらが、ＮチャネルＭＯＳＦＥＴのときには
、Ｐ型ウェルのみで済み、ＰチャネルＭＯＳＦＥＴのと
きには、Ｎ型ウェルのみで済む。したがって、占有面積
を大幅に縮小することができる。また、アルミ配線等の
メタルとゲート、あるいはメタルとアクティブ領域とを
結合するコンタクトがなくなるので、これも占有面積の
縮小に寄与する。
【００３４】また、ＭＯＳＦＥＴマトリックス回路の列
をなす各ゲート電極層に関し、同一ゲート電極層に接続
されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯＳＦ
ＥＴで置き換えた構成によれば、回路網の抵抗値は変わ
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
をなす各ゲート電極層に関し、同一ゲート電極層に接続
されかつ互いに隣接するＭＯＳＦＥＴを単一のＭＯＳＦ
ＥＴで置き換えた構成によれば、回路網の抵抗値は変わ
らないが、寄生容量を減らすことが可能となり、それら
の積として規定されるセットリング時間を短縮すること
ができる。
【００３５】さらに、直列抵抗回路網とアクティブ領域
を結合する部分を除いて、メタルを使用していないので
、メタルを多チャンネル化等の他の目的に使用すること
ができる。実施例３のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価なＤ／Ａ変換器を実
現することが可能となる。
を結合する部分を除いて、メタルを使用していないので
、メタルを多チャンネル化等の他の目的に使用すること
ができる。実施例３のように、抵抗回路網を共通化して
多チャンネル化すれば、小型で廉価なＤ／Ａ変換器を実
現することが可能となる。
【図１】実施例１の構成を示す回路図である。
【図２】実施例１の外部構成を示す平面図である。
【図３】実施例２の構成を示す回路図である。
【図４】実施例３の構成を示すブロック図である。
【図５】従来のＲ−２Ｒはしご型Ｄ／Ａ変換器の構成を
示す回路図である。
示す回路図である。
【図６】従来の抵抗ラダー型Ｄ／Ａ変換器の構成を示す
回路図である。
回路図である。
【図７】従来のトーナメント方式のＤ／Ａ変換器の構成
を示す回路図である。
を示す回路図である。
１０ 直列抵抗回路網
１１−１９ 抵抗
２０ ＭＯＳＦＥＴマトリックス回路２１−２８
アクティブ領域 ３１−３６ ゲート電極層 ５０ アナログ信号出力部 ＣＤ 導通部
アクティブ領域 ３１−３６ ゲート電極層 ５０ アナログ信号出力部 ＣＤ 導通部
Claims (2)
- 【請求項１】 両端に電圧が加えられたときに、複数
の基準電圧を発生する直列抵抗回路網と、該基準電圧が
印加されるアクティブ領域を行とし、ディジタル入力信
号の各ビットの非反転信号および反転信号が印加される
ゲート電極層を列としたマトリックスの交点に、前記デ
ィジタル入力信号の値に応じて前記基準電圧をオン・オ
フするＭＯＳＦＥＴ、または前記ディジタル入力信号の
値にかかわらず常にオン状態を保つ導通部のいずれかを
配したＭＯＳＦＥＴマトリックス回路と、前記ＭＯＳＦ
ＥＴマトリックス回路の各アクティブ領域の、前記基準
電圧が接続された側と反対側を接続して形成したアナロ
グ信号出力部とを具備し、前記ディジタル入力信号に対
して、前記アクティブ領域のいずれか一つが選択的にオ
ンとされることを特徴とするＤ／Ａ変換器。 - 【請求項２】 請求項１において、前記ＭＯＳＦＥＴ
マトリックス回路の列をなす各ゲート電極層に関し、同
一ゲート電極層に接続されかつ互いに隣接するＭＯＳＦ
ＥＴを単一のＭＯＳＦＥＴで置き換えたことを特徴とす
るＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134353A JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134353A JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04358418A true JPH04358418A (ja) | 1992-12-11 |
| JP2931440B2 JP2931440B2 (ja) | 1999-08-09 |
Family
ID=15126384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134353A Expired - Lifetime JP2931440B2 (ja) | 1991-06-05 | 1991-06-05 | 多チャンネルｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2931440B2 (ja) |
Cited By (12)
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|---|---|---|---|---|
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| KR101358168B1 (ko) * | 2006-08-24 | 2014-02-05 | 소니 주식회사 | 디지털-아날로그 변환기 및 영상표시장치 |
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-
1991
- 1991-06-05 JP JP3134353A patent/JP2931440B2/ja not_active Expired - Lifetime
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| JP2017038048A (ja) * | 2015-08-07 | 2017-02-16 | 株式会社半導体エネルギー研究所 | 半導体装置、電子部品、及び電子機器 |
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|---|---|
| JP2931440B2 (ja) | 1999-08-09 |
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