JPH04358493A - ２極性信号ドライブ／レシーブ方式 - Google Patents
２極性信号ドライブ／レシーブ方式Info
- Publication number
- JPH04358493A JPH04358493A JP13298691A JP13298691A JPH04358493A JP H04358493 A JPH04358493 A JP H04358493A JP 13298691 A JP13298691 A JP 13298691A JP 13298691 A JP13298691 A JP 13298691A JP H04358493 A JPH04358493 A JP H04358493A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- winding
- secondary winding
- driver
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Interface Circuits In Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、１次巻線及び２次巻線
共に１つのパルストランスを用いる２極性信号ドライブ
／レシーブ方式に関する。ディジタル交換網における加
入者系では、ディジタル交換機内の加入者回路と、加入
者端末装置との間でＡＭＩ信号を送受して必要なデータ
の授受を行なっている。従来の前記加入者回路と、加入
者端末装置との間でのデータ信号伝送方式として、ピン
ポン伝送方式を用いている。
共に１つのパルストランスを用いる２極性信号ドライブ
／レシーブ方式に関する。ディジタル交換網における加
入者系では、ディジタル交換機内の加入者回路と、加入
者端末装置との間でＡＭＩ信号を送受して必要なデータ
の授受を行なっている。従来の前記加入者回路と、加入
者端末装置との間でのデータ信号伝送方式として、ピン
ポン伝送方式を用いている。
【０００２】
【従来の技術】そのピンポン伝送方式を図４に示す。こ
の図に示すドライバ／レシーバ回路３２は、図４及び図
５に示すように、ドライバ回路（ＤＶ）３３及びレシー
バ回路（ＲＶ）３４個別に２次巻線を有してパルストラ
ンス３５は構成されている。そして、２次巻線３７の中
点３９は、引き出し線４０を経てドライバ／レシーバ回
路３２の駆動電圧端子Ｖｃｃへ接続されている。
の図に示すドライバ／レシーバ回路３２は、図４及び図
５に示すように、ドライバ回路（ＤＶ）３３及びレシー
バ回路（ＲＶ）３４個別に２次巻線を有してパルストラ
ンス３５は構成されている。そして、２次巻線３７の中
点３９は、引き出し線４０を経てドライバ／レシーバ回
路３２の駆動電圧端子Ｖｃｃへ接続されている。
【０００３】図６は、ドライバ／レシーバ回路３２内の
ドライバ回路３３の詳細図であり、図７は、レシーバ回
路３４の詳細図である。図５及び図６において、２本の
加入者回線４１，４２を経てＡＭＩ信号のプラス側パル
スを送出する（即ち、駆動する）ために、ドライバ回路
３３Ｐの出力ＤＶＡを低電圧レベル“Ｌ”にする。この
出力ＤＶＡの低電圧レベル“Ｌ”への遷移は、次のよう
にして生ぜしめられる。図６に示すプラス側パルス送信
制御信号ＳＮＤＰを低レベル“Ｌ”にすると、ＰＮＰ形
トランジスタＱ１はオンとなることで、ＮＰＮ形トラン
ジスタＱ２はオフになり、これが転じてＮＰＮ形トラン
ジスタＱ５をオンに転ぜしめ、そしてＮＰＮ形トランジ
スタＱ６をオンに転ぜしめることにより、前述の出力電
圧レベルＤＶＡの低レベル“Ｌ”への遷移が生ぜしめら
れる。ＮＰＮ形トランジスタＱ３、及びＰＮＰ形トラン
ジスタＱ４は、ＮＰＮ形トランジスタＱ６の飽和を防止
するのに用いられる。
ドライバ回路３３の詳細図であり、図７は、レシーバ回
路３４の詳細図である。図５及び図６において、２本の
加入者回線４１，４２を経てＡＭＩ信号のプラス側パル
スを送出する（即ち、駆動する）ために、ドライバ回路
３３Ｐの出力ＤＶＡを低電圧レベル“Ｌ”にする。この
出力ＤＶＡの低電圧レベル“Ｌ”への遷移は、次のよう
にして生ぜしめられる。図６に示すプラス側パルス送信
制御信号ＳＮＤＰを低レベル“Ｌ”にすると、ＰＮＰ形
トランジスタＱ１はオンとなることで、ＮＰＮ形トラン
ジスタＱ２はオフになり、これが転じてＮＰＮ形トラン
ジスタＱ５をオンに転ぜしめ、そしてＮＰＮ形トランジ
スタＱ６をオンに転ぜしめることにより、前述の出力電
圧レベルＤＶＡの低レベル“Ｌ”への遷移が生ぜしめら
れる。ＮＰＮ形トランジスタＱ３、及びＰＮＰ形トラン
ジスタＱ４は、ＮＰＮ形トランジスタＱ６の飽和を防止
するのに用いられる。
【０００４】そうすると、駆動電圧端子Ｖｃｃ→パルス
トランス３５の２次巻線３９→出力ＤＶＡへの通電路を
経て電流が流れるので、パルストランス３５の１次巻線
にはその端子Ａ→端子Ｂへの電圧が発生する。又、ＡＭ
Ｉ信号のマイナス成分を２本の加入者回線４１，４２を
経て送出する（即ち、駆動する）ためには、ドライバ回
路３３Ｍの出力ＤＶＢを低電圧レベル“Ｌ”にする。ド
ライバ回路３３Ｍも、ドライバ回路３３Ｐと同様に構成
されているので、単にマイナス側パルス送信制御信号Ｓ
ＮＤＭを低レベル“Ｌ”にすると、前述と同様にして出
力ＤＶＢに低電圧レベル“Ｌ”が発生する。これにより
、駆動電圧端子Ｖｃｃ→パルストランス３５の２次巻線
３９→出力ＤＶＢへの通電路を経て電流が流れる、つま
り２次巻線３９中での電流方向が逆に流れるので、パル
ストランス３５の１次巻線にはその端子Ｂ→端子Ａへの
電圧が発生する。
トランス３５の２次巻線３９→出力ＤＶＡへの通電路を
経て電流が流れるので、パルストランス３５の１次巻線
にはその端子Ａ→端子Ｂへの電圧が発生する。又、ＡＭ
Ｉ信号のマイナス成分を２本の加入者回線４１，４２を
経て送出する（即ち、駆動する）ためには、ドライバ回
路３３Ｍの出力ＤＶＢを低電圧レベル“Ｌ”にする。ド
ライバ回路３３Ｍも、ドライバ回路３３Ｐと同様に構成
されているので、単にマイナス側パルス送信制御信号Ｓ
ＮＤＭを低レベル“Ｌ”にすると、前述と同様にして出
力ＤＶＢに低電圧レベル“Ｌ”が発生する。これにより
、駆動電圧端子Ｖｃｃ→パルストランス３５の２次巻線
３９→出力ＤＶＢへの通電路を経て電流が流れる、つま
り２次巻線３９中での電流方向が逆に流れるので、パル
ストランス３５の１次巻線にはその端子Ｂ→端子Ａへの
電圧が発生する。
【０００５】前述のようなパルストランス３５の駆動を
交互に繰り返すことにより、前述したＡＭＩ信号を２本
の加入者回線４１，４２を経て送出することが出来る。
交互に繰り返すことにより、前述したＡＭＩ信号を２本
の加入者回線４１，４２を経て送出することが出来る。
【０００６】
【発明が解決しようとする課題】前述のようなドライバ
／レシーバ回路３２には、次のような欠点がその構成上
内在する。このドライバ／レシーバ回路３２は、前述の
態様でＡＭＩ信号を送信し得るのであるが、ドライバ回
路３３を駆動して前記ＡＭＩ信号を発生させるときのド
ライバ回路３３に掛かる負荷は、パルストランス３５の
１次側の線路インピーダンス、及び端末装置だけでなく
、１次巻線から２次巻線３８への結合によりレシーバ回
路３４も加わることである。
／レシーバ回路３２には、次のような欠点がその構成上
内在する。このドライバ／レシーバ回路３２は、前述の
態様でＡＭＩ信号を送信し得るのであるが、ドライバ回
路３３を駆動して前記ＡＭＩ信号を発生させるときのド
ライバ回路３３に掛かる負荷は、パルストランス３５の
１次側の線路インピーダンス、及び端末装置だけでなく
、１次巻線から２次巻線３８への結合によりレシーバ回
路３４も加わることである。
【０００７】従って、ドライバ回路３３の駆動能力は、
前述のようにして加わって来るすべての負荷を駆動させ
得るに足りる容量を有して構成する必要があった。前述
のように、ドライバ回路３３と、レシーバ回路３４とに
個別の巻線を設けるようにしているから、巻線数の増大
となり、層間静電容量も増大する。層間静電容量に蓄積
された電気エネルギーの放出は、パルスの跳ね返り特性
を大きくし、波形歪みの増大となる。
前述のようにして加わって来るすべての負荷を駆動させ
得るに足りる容量を有して構成する必要があった。前述
のように、ドライバ回路３３と、レシーバ回路３４とに
個別の巻線を設けるようにしているから、巻線数の増大
となり、層間静電容量も増大する。層間静電容量に蓄積
された電気エネルギーの放出は、パルスの跳ね返り特性
を大きくし、波形歪みの増大となる。
【０００８】又、電源投入時における次のような不具合
もある。これは、電源が投入されてディジタル交換機が
稼働状態に入る際に、プラス側パルス送信制御信号ＳＮ
ＤＰは、高レベル“Ｈ”へ遷移されるが、ＰＮＰ形トラ
ンジスタＱ１はオフとなる。しかし、その過渡状態にお
いては、駆動電源Ｖｃｃの電圧値が、予め決められた回
路駆動電圧値までに上昇しない間は、ＮＰＮ形トランジ
スタＱ２はオフにある。そのため、ＮＰＮ形トランジス
タＱ５と、ＮＰＮ形トランジスタＱ６とは順次にオンに
転ぜしめられて駆動電源Ｖｃｃ→パルストランス３５の
２次巻線３７→出力ＤＶＡへの通電路を経て大きな電流
が流れる。
もある。これは、電源が投入されてディジタル交換機が
稼働状態に入る際に、プラス側パルス送信制御信号ＳＮ
ＤＰは、高レベル“Ｈ”へ遷移されるが、ＰＮＰ形トラ
ンジスタＱ１はオフとなる。しかし、その過渡状態にお
いては、駆動電源Ｖｃｃの電圧値が、予め決められた回
路駆動電圧値までに上昇しない間は、ＮＰＮ形トランジ
スタＱ２はオフにある。そのため、ＮＰＮ形トランジス
タＱ５と、ＮＰＮ形トランジスタＱ６とは順次にオンに
転ぜしめられて駆動電源Ｖｃｃ→パルストランス３５の
２次巻線３７→出力ＤＶＡへの通電路を経て大きな電流
が流れる。
【０００９】このような動作が、ディジタル交換機に装
備の各加入者回路に生ぜしめられると、その全体として
は、駆動電圧端子Ｖｃｃへ駆動電圧の供給を行なってい
る直流電源から過大電流が流出し、この直流電源の保護
回路が動作して電源障害を引き起し、システムダウンに
波及する。本発明は、斯かる技術的課題に鑑みて創作さ
れたもので、パルストランスの２次巻線の送受共用化と
同時に、ドライバ回路の小駆動容量化、波形歪み逓減及
び電源投入時の過大電流の通電防止を達成する２極性信
号ドライブ／レシーブ方式を提供することをその目的と
する。
備の各加入者回路に生ぜしめられると、その全体として
は、駆動電圧端子Ｖｃｃへ駆動電圧の供給を行なってい
る直流電源から過大電流が流出し、この直流電源の保護
回路が動作して電源障害を引き起し、システムダウンに
波及する。本発明は、斯かる技術的課題に鑑みて創作さ
れたもので、パルストランスの２次巻線の送受共用化と
同時に、ドライバ回路の小駆動容量化、波形歪み逓減及
び電源投入時の過大電流の通電防止を達成する２極性信
号ドライブ／レシーブ方式を提供することをその目的と
する。
【００１０】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。この図に示すように、本発明は、ドラ
イバ回路２及びレシーバ回路３を介して２本の信号線１
Ａ，１Ｂと、送受信装置内部とを接続する回路に、次の
構成要素、即ち前記各信号線１Ａ，１Ｂを、それぞれ対
応する巻線端に接続する１次巻線５Ｐ、及び第１の接続
路４を経て駆動電源を中点に接続する２次巻線５Ｓを有
するパルストランス５と、前記２次巻線５Ｓの２つの巻
線端の各々を前記ドライバ回路２の対応出力端に接続す
る第２及び第３の接続路６，７と、前記２次巻線５Ｓの
２つの巻線端の各々を前記レシーバ回路３の対応入力端
に接続する第４及び第５の接続路８，９と、前記第１乃
至第５の接続路４，６，７，８，９に介設された第１乃
至第５のアナログスイッチ１０，１１，１２，１３，１
４とを設け、前記第１，第２，及び第３のアナログスイ
ッチ１０，１１，１２のオン／オフ制御と、該第１，第
２，及び第３のアナログスイッチ１０，１１，１２のオ
ン／オフ制御に対応して第４及び第５のアナログスイッ
チ１３，１４のオフ／オン制御とを択一的に生ぜしめる
ようにして構成したことを特徴とする。
ロック図を示す。この図に示すように、本発明は、ドラ
イバ回路２及びレシーバ回路３を介して２本の信号線１
Ａ，１Ｂと、送受信装置内部とを接続する回路に、次の
構成要素、即ち前記各信号線１Ａ，１Ｂを、それぞれ対
応する巻線端に接続する１次巻線５Ｐ、及び第１の接続
路４を経て駆動電源を中点に接続する２次巻線５Ｓを有
するパルストランス５と、前記２次巻線５Ｓの２つの巻
線端の各々を前記ドライバ回路２の対応出力端に接続す
る第２及び第３の接続路６，７と、前記２次巻線５Ｓの
２つの巻線端の各々を前記レシーバ回路３の対応入力端
に接続する第４及び第５の接続路８，９と、前記第１乃
至第５の接続路４，６，７，８，９に介設された第１乃
至第５のアナログスイッチ１０，１１，１２，１３，１
４とを設け、前記第１，第２，及び第３のアナログスイ
ッチ１０，１１，１２のオン／オフ制御と、該第１，第
２，及び第３のアナログスイッチ１０，１１，１２のオ
ン／オフ制御に対応して第４及び第５のアナログスイッ
チ１３，１４のオフ／オン制御とを択一的に生ぜしめる
ようにして構成したことを特徴とする。
【００１１】
【作用】ドライバ回路２を動作させて２極性信号を信号
線１Ａ，１Ｂ上へ送出するに際しては、第１，第２，及
び第３のアナログスイッチ１０，１１，１２をオンに転
ぜしめ、第４及び第５のアナログスイッチ１３，１４を
オフに転ぜしめる。こうして、レシーバ回路３がパルス
トランス５の２次巻線５Ｓから切り離された状態におい
て、ドライバ回路２へ２極性信号送出制御信号を供給す
る。
線１Ａ，１Ｂ上へ送出するに際しては、第１，第２，及
び第３のアナログスイッチ１０，１１，１２をオンに転
ぜしめ、第４及び第５のアナログスイッチ１３，１４を
オフに転ぜしめる。こうして、レシーバ回路３がパルス
トランス５の２次巻線５Ｓから切り離された状態におい
て、ドライバ回路２へ２極性信号送出制御信号を供給す
る。
【００１２】従って、レシーバ回路３は、ドライバ回路
２の負荷とはならない。それ故、ドライバ回路２の駆動
能力をその分だけ少なくすることが出来る。又、ドライ
バ回路２によって駆動されるパルストランス５の巻線数
は、従来に比し受信巻線分だけ少ないから、波形歪みも
それだけ少なくなる。又、信号線１Ａ，１Ｂを介して２
極性信号を受信するに際しては、第１，第２，及び第３
のアナログスイッチ１０，１１，１２をオフに転ぜしめ
、第４及び第５のアナログスイッチ１３，１４をオンに
転ぜしめる。従って、受信された２極性信号は、レシー
バ回路３で公知の方式で検出される。その際の波形歪み
の出方も、前述のように従来よりも少なくなる。
２の負荷とはならない。それ故、ドライバ回路２の駆動
能力をその分だけ少なくすることが出来る。又、ドライ
バ回路２によって駆動されるパルストランス５の巻線数
は、従来に比し受信巻線分だけ少ないから、波形歪みも
それだけ少なくなる。又、信号線１Ａ，１Ｂを介して２
極性信号を受信するに際しては、第１，第２，及び第３
のアナログスイッチ１０，１１，１２をオフに転ぜしめ
、第４及び第５のアナログスイッチ１３，１４をオンに
転ぜしめる。従って、受信された２極性信号は、レシー
バ回路３で公知の方式で検出される。その際の波形歪み
の出方も、前述のように従来よりも少なくなる。
【００１３】このように、パルストランス５の２次巻線
は、２極性信号の送受に共用される。又、第１のアナロ
グスイッチ１０は、電源投入時にオフに設定すれば、従
来ドライバ／レシーバ回路では生じて仕舞っていた過大
電流の突入防止に役立つ。
は、２極性信号の送受に共用される。又、第１のアナロ
グスイッチ１０は、電源投入時にオフに設定すれば、従
来ドライバ／レシーバ回路では生じて仕舞っていた過大
電流の突入防止に役立つ。
【００１４】
【実施例】図２は、本発明の一実施例を示す。この実施
例のドライバ／レシーバ回路２０は、パルストランス２
１、アナログスイッチ２２、アナログスイッチ２３、ア
ナログスイッチ２４、アナログスイッチ２５、アナログ
スイッチ２６、ドライバ回路３３、及びレシーバ回路３
４から構成される。パルストランス２１は、１次巻線２
１Ｐ、及び２次巻線２１Ｓを有して構成される。アナロ
グスイッチ２２、アナログスイッチ２３、アナログスイ
ッチ２４、アナログスイッチ２５、及びアナログスイッ
チ２６は、図示のように接続され、いすれも公知のアナ
ログスイッチであり、アナログスイッチ２２、アナログ
スイッチ２３、及びアナログスイッチ２４は、いずれも
、送受切り替え信号ＳＲＳＬが低レベル“Ｌ”のとき開
成し、高レベル“Ｈ”のとき閉成する形式のものである
。アナログスイッチ２５、及びアナログスイッチ２６は
、いずれも、送受切り替え信号ＳＲＳＬが高レベル“Ｈ
”のとき開成し、低レベル“Ｌ”のとき閉成する形式の
ものである。又、ドライバ回路３３、及びレシーバ回路
３４は、それぞれ〔従来の技術〕の項で説明したものと
同じである。
例のドライバ／レシーバ回路２０は、パルストランス２
１、アナログスイッチ２２、アナログスイッチ２３、ア
ナログスイッチ２４、アナログスイッチ２５、アナログ
スイッチ２６、ドライバ回路３３、及びレシーバ回路３
４から構成される。パルストランス２１は、１次巻線２
１Ｐ、及び２次巻線２１Ｓを有して構成される。アナロ
グスイッチ２２、アナログスイッチ２３、アナログスイ
ッチ２４、アナログスイッチ２５、及びアナログスイッ
チ２６は、図示のように接続され、いすれも公知のアナ
ログスイッチであり、アナログスイッチ２２、アナログ
スイッチ２３、及びアナログスイッチ２４は、いずれも
、送受切り替え信号ＳＲＳＬが低レベル“Ｌ”のとき開
成し、高レベル“Ｈ”のとき閉成する形式のものである
。アナログスイッチ２５、及びアナログスイッチ２６は
、いずれも、送受切り替え信号ＳＲＳＬが高レベル“Ｈ
”のとき開成し、低レベル“Ｌ”のとき閉成する形式の
ものである。又、ドライバ回路３３、及びレシーバ回路
３４は、それぞれ〔従来の技術〕の項で説明したものと
同じである。
【００１５】図２、図４、図６、及び図７において、２
本の加入者線４１，４２は、図１の信号線１Ａ，１Ｂに
対応する。ドライバ回路３３は、図１のドライバ回路２
に対応し、レシーバ回路３４は、図１のレシーバ回路３
に対応する。パルストランス２１は、図１のパルストラ
ンス５に対応する。１次巻線２１Ｐは、図１の１次巻線
５Ｐに対応し、２次巻線２１Ｓは、図１の２次巻線５Ｓ
に対応する。２次巻線の中点と、駆動電圧端子Ｖｃｃ
との接続線は、図１の第１の接続路４に対応する。２
次巻線２１Ｓの一方の巻線端とドライバ回路３３の出力
ＤＶＡとの接続線が、図１の第２の接続路６に対応し、
２次巻線２１Ｓの他方の巻線端とドライバ回路３３の出
力ＤＶＢとの接続線が、図１の第３の接続路７に対応す
る。 ２次巻線２１Ｓの一方の巻線端とレシーバ回路３４の入
力ＲＶＡとの接続線が、図１の第４の接続路８に対応し
、２次巻線２１Ｓの他方の巻線端とレシーバ回路３４の
入力ＲＶＢとの接続線が、図１の第５の接続路９に対応
する。アナログスイッチ２２、アナログスイッチ２３、
アナログスイッチ２４、アナログスイッチ２５、及びア
ナログスイッチ２６は、それぞれ図１の第１乃至第５の
アナログスイッチ１０，１１，１２，１３，１４に対応
する。
本の加入者線４１，４２は、図１の信号線１Ａ，１Ｂに
対応する。ドライバ回路３３は、図１のドライバ回路２
に対応し、レシーバ回路３４は、図１のレシーバ回路３
に対応する。パルストランス２１は、図１のパルストラ
ンス５に対応する。１次巻線２１Ｐは、図１の１次巻線
５Ｐに対応し、２次巻線２１Ｓは、図１の２次巻線５Ｓ
に対応する。２次巻線の中点と、駆動電圧端子Ｖｃｃ
との接続線は、図１の第１の接続路４に対応する。２
次巻線２１Ｓの一方の巻線端とドライバ回路３３の出力
ＤＶＡとの接続線が、図１の第２の接続路６に対応し、
２次巻線２１Ｓの他方の巻線端とドライバ回路３３の出
力ＤＶＢとの接続線が、図１の第３の接続路７に対応す
る。 ２次巻線２１Ｓの一方の巻線端とレシーバ回路３４の入
力ＲＶＡとの接続線が、図１の第４の接続路８に対応し
、２次巻線２１Ｓの他方の巻線端とレシーバ回路３４の
入力ＲＶＢとの接続線が、図１の第５の接続路９に対応
する。アナログスイッチ２２、アナログスイッチ２３、
アナログスイッチ２４、アナログスイッチ２５、及びア
ナログスイッチ２６は、それぞれ図１の第１乃至第５の
アナログスイッチ１０，１１，１２，１３，１４に対応
する。
【００１６】この構成に成るドライバ／レシーバ回路２
０の動作を以下に説明する。ドライバ／レシーバ回路２
０の電源投入時に、送受切り替え信号ＳＲＳＬが低レベ
ル“Ｌ”へ切り替えて置けば、〔従来の技術〕の項で説
明したような過大電流が駆動電圧端子Ｖｃｃからパルス
トランス２１を経て低レベルとなった出力ＤＶＡ、又は
出力ＤＶＢへ流れるのを防止することが出来る。
０の動作を以下に説明する。ドライバ／レシーバ回路２
０の電源投入時に、送受切り替え信号ＳＲＳＬが低レベ
ル“Ｌ”へ切り替えて置けば、〔従来の技術〕の項で説
明したような過大電流が駆動電圧端子Ｖｃｃからパルス
トランス２１を経て低レベルとなった出力ＤＶＡ、又は
出力ＤＶＢへ流れるのを防止することが出来る。
【００１７】このようにして、稼働状態に入ったドライ
バ／レシーバ回路２０のドライバ回路３３によって、加
入者回線４１，４２上へＡＭＩ信号を送出する際には、
送受切り替え信号ＳＲＳＬは高レベル“Ｈ”へ切り替え
られる。従って、アナログスイッチ２２、アナログスイ
ッチ２３、及びアナログスイッチ２４は、いずれも、閉
成してドライバ回路３３はパルストランス２１の１次巻
線２１Ｓへ接続される。
バ／レシーバ回路２０のドライバ回路３３によって、加
入者回線４１，４２上へＡＭＩ信号を送出する際には、
送受切り替え信号ＳＲＳＬは高レベル“Ｈ”へ切り替え
られる。従って、アナログスイッチ２２、アナログスイ
ッチ２３、及びアナログスイッチ２４は、いずれも、閉
成してドライバ回路３３はパルストランス２１の１次巻
線２１Ｓへ接続される。
【００１８】従って、〔従来の技術〕の項で説明したと
同様にして、プラス側パルス送信制御信号ＳＮＤＰと、
マイナス側パルス送信制御信号ＳＮＤＭとを交互に低レ
ベル“Ｌ”へ切り替えれば、パルストランス２１を経て
加入者回線４１，４２上へＡＭＩ信号を送出することが
出来る。こうして送信されるＡＭＩ信号は、バースト形
式で送信されるが、その送信バーストと前記送受切り替
え信号ＳＲＳＬとの関係を図３に示してある。このＡＭ
Ｉ信号の加入者回線４１，４２上への送出時に、アナロ
グスイッチ２５、及びアナログスイッチ２６は、いずれ
も、開成しているから、従来のようなレシーバ回路３４
が、ドライバ回路３３に端末装置側と同様な負荷として
効いて来ることを防ぐことが出来る。
同様にして、プラス側パルス送信制御信号ＳＮＤＰと、
マイナス側パルス送信制御信号ＳＮＤＭとを交互に低レ
ベル“Ｌ”へ切り替えれば、パルストランス２１を経て
加入者回線４１，４２上へＡＭＩ信号を送出することが
出来る。こうして送信されるＡＭＩ信号は、バースト形
式で送信されるが、その送信バーストと前記送受切り替
え信号ＳＲＳＬとの関係を図３に示してある。このＡＭ
Ｉ信号の加入者回線４１，４２上への送出時に、アナロ
グスイッチ２５、及びアナログスイッチ２６は、いずれ
も、開成しているから、従来のようなレシーバ回路３４
が、ドライバ回路３３に端末装置側と同様な負荷として
効いて来ることを防ぐことが出来る。
【００１９】又、ドライバ／レシーバ回路２０において
、加入者回線４１，４２を経て端末装置からのＡＭＩ信
号を受信する場合には、送受切り替え信号ＳＲＳＬは高
レベル“Ｈ”へ切り替えられる。その受信されるＡＭＩ
信号は、バースト形式で受信されるが、その受信バース
トと前記送受切り替え信号ＳＲＳＬとの関係を図３に示
してある。図３にも示してあるように、送受の切り替え
タイミングは、受信バーストの受信に充分マージンを与
えるのに必要な時間、例えば、受信バーストの受信時刻
より約３マイクロ秒前で生ずるように設定される。前記
送受切り替え信号ＳＲＳＬの高レベル“Ｈ”への切り替
えによって、アナログスイッチ２２、アナログスイッチ
２３、及びアナログスイッチ２４は、いずれも、開成さ
れる一方、アナログスイッチ２５、及びアナログスイッ
チ２６は、いずれも、閉成されるから、前記ＡＭＩ信号
によって付勢されるパルストランス２１からその２次巻
線に交互に異なる極性で発生された電圧Ｖ１ は、受信
入力ＲＶＡ、ＲＶＢへ入力される。電圧Ｖ１ が受信入
力ＲＶＢから受信入力ＲＶＡへの向きにあるときには、
ＰＮＰ形トランジスタＱ１ ′がオンに転ぜしめられ、
かくしてパルス検出回路５０からパルスの検出出力が発
生される。電圧Ｖ１ が受信入力ＲＶＡから受信入力Ｒ
ＶＢへの向きにあるときには、ＰＮＰ形トランジスタＱ
２ ′がオンに転ぜしめられ、かくしてパルス検出回路
５０からパルスの検出出力が発生される。
、加入者回線４１，４２を経て端末装置からのＡＭＩ信
号を受信する場合には、送受切り替え信号ＳＲＳＬは高
レベル“Ｈ”へ切り替えられる。その受信されるＡＭＩ
信号は、バースト形式で受信されるが、その受信バース
トと前記送受切り替え信号ＳＲＳＬとの関係を図３に示
してある。図３にも示してあるように、送受の切り替え
タイミングは、受信バーストの受信に充分マージンを与
えるのに必要な時間、例えば、受信バーストの受信時刻
より約３マイクロ秒前で生ずるように設定される。前記
送受切り替え信号ＳＲＳＬの高レベル“Ｈ”への切り替
えによって、アナログスイッチ２２、アナログスイッチ
２３、及びアナログスイッチ２４は、いずれも、開成さ
れる一方、アナログスイッチ２５、及びアナログスイッ
チ２６は、いずれも、閉成されるから、前記ＡＭＩ信号
によって付勢されるパルストランス２１からその２次巻
線に交互に異なる極性で発生された電圧Ｖ１ は、受信
入力ＲＶＡ、ＲＶＢへ入力される。電圧Ｖ１ が受信入
力ＲＶＢから受信入力ＲＶＡへの向きにあるときには、
ＰＮＰ形トランジスタＱ１ ′がオンに転ぜしめられ、
かくしてパルス検出回路５０からパルスの検出出力が発
生される。電圧Ｖ１ が受信入力ＲＶＡから受信入力Ｒ
ＶＢへの向きにあるときには、ＰＮＰ形トランジスタＱ
２ ′がオンに転ぜしめられ、かくしてパルス検出回路
５０からパルスの検出出力が発生される。
【００２０】前述のように、ＡＭＩ信号の送信にも、又
ＡＭＩ信号の受信にも、パルストランス２１の１次巻線
２１Ｐ、及び２次巻線２１Ｓを共用することが出来る。 なお、前記実施例においては、ディジタル交換機の加入
者回路の場合について説明したが、他の同種の２極性信
号の送受系においても本発明を実施し得る。
ＡＭＩ信号の受信にも、パルストランス２１の１次巻線
２１Ｐ、及び２次巻線２１Ｓを共用することが出来る。 なお、前記実施例においては、ディジタル交換機の加入
者回路の場合について説明したが、他の同種の２極性信
号の送受系においても本発明を実施し得る。
【００２１】
【発明の効果】以上説明したように本発明によれば、パ
ルストランスの２次巻線をアナログスイッチを介してド
ライバ回路と、レシーバ回路とへ択一的に接続するよう
にしたので、パルストランスの２次巻線をドライバ回路
と、レシーバ回路とで共用することが出来る上、レシー
バ回路がドライバ回路の負荷となるのを防止することが
出来し、ドライバ能力への影響防止、及び波形歪みの軽
減にもなる。又、電源投入時に、過大電流が駆動電源に
流れるのも防止される。
ルストランスの２次巻線をアナログスイッチを介してド
ライバ回路と、レシーバ回路とへ択一的に接続するよう
にしたので、パルストランスの２次巻線をドライバ回路
と、レシーバ回路とで共用することが出来る上、レシー
バ回路がドライバ回路の負荷となるのを防止することが
出来し、ドライバ能力への影響防止、及び波形歪みの軽
減にもなる。又、電源投入時に、過大電流が駆動電源に
流れるのも防止される。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明実施例のタイミングチャートを示す図で
ある。
ある。
【図４】従来の加入者系を示す図である
【図５】従来の
ドライバ／レシーバ回路を示す図である。
ドライバ／レシーバ回路を示す図である。
【図６】従来のドライバ回路を示す図である。
【図７】従来のレシーバ回路を示す図である。
１Ａ，１Ｂ 信号線
２ ドライバ回路
３ レシーバ回路
４ 第１の接続路
５ パルストランス
５Ｐ １次巻線
５Ｓ ２次巻線
６ 第２の接続路
７ 第３の接続路
８ 第４の接続路
９ 第５の接続路
１０ 第１のアナログスイッチ
１１ 第２のアナログスイッチ
１２ 第３のアナログスイッチ
１３ 第４のアナログスイッチ
１４ 第５のアナログスイッチ
２０ ドライバ／レシーバ回路
２１ パルストランス
２１Ｐ １次巻線
２１Ｓ ２次巻線
２２ アナログスイッチ
２３ アナログスイッチ
２４ アナログスイッチ
２５ アナログスイッチ
２６ アナログスイッチ
Claims (1)
- 【請求項１】 ドライバ回路（２）及びレシーバ回路
（３）を介して２本の信号線（１Ａ，１Ｂ）と、送受信
装置とを接続する回路において、前記各信号線（１Ａ，
１Ｂ）を、それぞれ対応する巻線端に接続する１次巻線
（５Ｐ）、及び第１の接続路（４）を経て駆動電源を中
点に接続する２次巻線（５Ｓ）を有するパルストランス
（５）と、前記２次巻線（５Ｓ）の２つの巻線端の各々
を前記ドライバ回路（２）の対応出力端に接続する第２
及び第３の接続路（６，７）と、前記２次巻線（５Ｓ）
の２つの巻線端の各々を前記レシーバ回路（３）の対応
入力端に接続する第４及び第５の接続路（８，９）と、
前記第１乃至第５の接続路（４，６，７，８，９）に介
設された第１乃至第５のアナログスイッチ（１０，１１
，１２，１３，１４）とを設け、前記第１，第２，及び
第３のアナログスイッチ（１０，１１，１２）のオン／
オフ制御と、該第１，第２，及び第３のアナログスイッ
チ（１０，１１，１２）のオン／オフ制御に対応して第
４及び第５のアナログスイッチ（１３，１４）のオフ／
オン制御とを択一的に生ぜしめることを特徴とする２極
性信号ドライブ／レシーブ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13298691A JPH04358493A (ja) | 1991-06-04 | 1991-06-04 | ２極性信号ドライブ／レシーブ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13298691A JPH04358493A (ja) | 1991-06-04 | 1991-06-04 | ２極性信号ドライブ／レシーブ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358493A true JPH04358493A (ja) | 1992-12-11 |
Family
ID=15094113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13298691A Withdrawn JPH04358493A (ja) | 1991-06-04 | 1991-06-04 | ２極性信号ドライブ／レシーブ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8902760B2 (en) | 1998-04-10 | 2014-12-02 | Chrimar Systems, Inc. | Network system and optional tethers |
-
1991
- 1991-06-04 JP JP13298691A patent/JPH04358493A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8902760B2 (en) | 1998-04-10 | 2014-12-02 | Chrimar Systems, Inc. | Network system and optional tethers |
| US8942107B2 (en) | 1998-04-10 | 2015-01-27 | Chrimar Systems, Inc. | Piece of ethernet terminal equipment |
| US9019838B2 (en) | 1998-04-10 | 2015-04-28 | Chrimar Systems, Inc. | Central piece of network equipment |
| US9049019B2 (en) | 1998-04-10 | 2015-06-02 | Chrimar Systems, Inc. | Network equipment and optional tether |
| US9812825B2 (en) | 1998-04-10 | 2017-11-07 | Chrimar Systems, Inc. | Ethernet device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |