JPH04359476A - 不揮発性半導体メモリの書き換え方法 - Google Patents
不揮発性半導体メモリの書き換え方法Info
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- JPH04359476A JPH04359476A JP3159948A JP15994891A JPH04359476A JP H04359476 A JPH04359476 A JP H04359476A JP 3159948 A JP3159948 A JP 3159948A JP 15994891 A JP15994891 A JP 15994891A JP H04359476 A JPH04359476 A JP H04359476A
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、電気的にデータ書き
換えが可能な不揮発性半導体メモリの書き換え方法に係
り、特にデータの消去方法に関するものである。
換えが可能な不揮発性半導体メモリの書き換え方法に係
り、特にデータの消去方法に関するものである。
【０００２】
【従来の技術】従来、電気的にデータ書き換え可能なＲ
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として各種
の所謂フラッシュＥ２ ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ ＲＯＭ）メモリーセルが提案されている。中でも、
「ＩＥＤＭ １９８９Ｐ６０３〜６０６」に開示され
るようなサイドウォール型フラッシュＥ２ＰＲＯＭセル
は、外部５ｖ単一電源でデータの書き込み、消去ができ
るメモリーセルとして有望な方式である。
ＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として各種
の所謂フラッシュＥ２ ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａ
ｌ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ ＲＯＭ）メモリーセルが提案されている。中でも、
「ＩＥＤＭ １９８９Ｐ６０３〜６０６」に開示され
るようなサイドウォール型フラッシュＥ２ＰＲＯＭセル
は、外部５ｖ単一電源でデータの書き込み、消去ができ
るメモリーセルとして有望な方式である。
【０００３】上記サイドウォール型フラッシュＥ２ Ｐ
ＲＯＭについて以下詳細に説明を加える。図１に上記サ
イドウォール型フラッシュＥ２ＰＲＯＭセルの断面図を
示す。この図に示すように、Ｓｉ単結晶基板１１上に膜
厚５０〜１５０Å程度のゲート酸化膜１２を介して多結
晶シリコンより成るフローティングゲート１３を配し、
さらに絶縁膜１４を介して容量結合するところの例えば
多結晶シリコンよりなるコントロールゲート１５を前記
フローティングゲート１３の上方に配する。そして、同
じく例えば多結晶シリコンよりなるサイドウォール型セ
レクトゲート１８を絶縁膜１６を介した前記Ｓｉ単結晶
基板１１上に、かつ、絶縁膜１７を介した前記フローテ
ィングゲート１３及び前記コントロールゲート１５の側
方の一方にのみ配置する。そして前記フローティングゲ
ート１３及び前記コントロールゲート１５の側下方で、
前記サイドウォール型セレクトゲート１８の存在しない
側の前記Ｓｉ単結晶基板１１の表面にドレイン拡散層１
９を、また前記サイドウォール型セレクトゲート１８の
存在する側の前記Ｓｉ単結晶基板１１の表面にソース拡
散層２０を配置する。
ＲＯＭについて以下詳細に説明を加える。図１に上記サ
イドウォール型フラッシュＥ２ＰＲＯＭセルの断面図を
示す。この図に示すように、Ｓｉ単結晶基板１１上に膜
厚５０〜１５０Å程度のゲート酸化膜１２を介して多結
晶シリコンより成るフローティングゲート１３を配し、
さらに絶縁膜１４を介して容量結合するところの例えば
多結晶シリコンよりなるコントロールゲート１５を前記
フローティングゲート１３の上方に配する。そして、同
じく例えば多結晶シリコンよりなるサイドウォール型セ
レクトゲート１８を絶縁膜１６を介した前記Ｓｉ単結晶
基板１１上に、かつ、絶縁膜１７を介した前記フローテ
ィングゲート１３及び前記コントロールゲート１５の側
方の一方にのみ配置する。そして前記フローティングゲ
ート１３及び前記コントロールゲート１５の側下方で、
前記サイドウォール型セレクトゲート１８の存在しない
側の前記Ｓｉ単結晶基板１１の表面にドレイン拡散層１
９を、また前記サイドウォール型セレクトゲート１８の
存在する側の前記Ｓｉ単結晶基板１１の表面にソース拡
散層２０を配置する。
【０００４】以上のような構造のサイドウォール型フラ
ッシュＥ２ ＰＲＯＭの電気的動作を、ＮＭＯＳの場合
について以下説明する。
ッシュＥ２ ＰＲＯＭの電気的動作を、ＮＭＯＳの場合
について以下説明する。
【表１】
上記表１に示すように、書き込み時は、例えば前記ドレ
イン拡散層１９にドレインバイアスＶＤ を５Ｖ 、前
記コントロールゲート１５にゲートバイアスＶＣＧを１
７Ｖ 、前記サイドウォール型セレクトゲート１８にセ
レクトゲートバイアスＶｓｅｌ を１．５Ｖ 、前記ソ
ース拡散層２０にソースバイアスＶＳ を０Ｖ 印加で
ある。基板電位は０ｖである。このような印加電圧下で
は、前記サイドウォール型セレクトゲート１８の下部の
前記Ｓｉ単結晶基板１１の表面は弱反転状態となり、一
方前記フローティングゲート１３下部の前記Ｓｉ単結晶
基板１１の表面は強反転状態となり、前記弱反転部と前
記強反転部の境界付近でアバランシェ現象が起こり、発
生したホットエレクトロン２１が前記フローティングゲ
ート１３へ注入され、データの書き込みを終了する。
イン拡散層１９にドレインバイアスＶＤ を５Ｖ 、前
記コントロールゲート１５にゲートバイアスＶＣＧを１
７Ｖ 、前記サイドウォール型セレクトゲート１８にセ
レクトゲートバイアスＶｓｅｌ を１．５Ｖ 、前記ソ
ース拡散層２０にソースバイアスＶＳ を０Ｖ 印加で
ある。基板電位は０ｖである。このような印加電圧下で
は、前記サイドウォール型セレクトゲート１８の下部の
前記Ｓｉ単結晶基板１１の表面は弱反転状態となり、一
方前記フローティングゲート１３下部の前記Ｓｉ単結晶
基板１１の表面は強反転状態となり、前記弱反転部と前
記強反転部の境界付近でアバランシェ現象が起こり、発
生したホットエレクトロン２１が前記フローティングゲ
ート１３へ注入され、データの書き込みを終了する。
【０００５】データの消去は、例えば前記ＶＤ として
１４Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して０Ｖ を印加し、前記ＶＳ はオープン状態とする
。このような印加電圧下では、前記フローティングゲー
ト１３と前記ドレイン拡散層１９の間に、前記ゲート酸
化膜１２を通るファウラー・ノルドハイムトンネル電流
２２が流れ、前記フローティングゲート１３中に貯えら
れた電子を引き抜き、データの消去が行なわれる。
１４Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して０Ｖ を印加し、前記ＶＳ はオープン状態とする
。このような印加電圧下では、前記フローティングゲー
ト１３と前記ドレイン拡散層１９の間に、前記ゲート酸
化膜１２を通るファウラー・ノルドハイムトンネル電流
２２が流れ、前記フローティングゲート１３中に貯えら
れた電子を引き抜き、データの消去が行なわれる。
【０００６】そして読み出しは、例えば前記ＶＤ とし
て１Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して５Ｖ 、前記ＶＳ として０Ｖ を印加する。する
と、前記フローティングゲート１３中の電子の蓄積状態
によって前記読み出し時のソース・ドレイン間電流が変
化するので、データの“１”または“０”を判断できる
。
て１Ｖ 、前記ＶＣＧとして０Ｖ 、前記Ｖｓｅｌ と
して５Ｖ 、前記ＶＳ として０Ｖ を印加する。する
と、前記フローティングゲート１３中の電子の蓄積状態
によって前記読み出し時のソース・ドレイン間電流が変
化するので、データの“１”または“０”を判断できる
。
【０００７】なお、前記書き込み時ＶＣＧや前記消去時
ＶＤ は５Ｖ 以上の高電圧だが、前記書き込み時ＶＣ
Ｇを印加するのに必要な電流は容量充電分の微小な量で
あり、昇圧回路により５Ｖ からチップ内部で発生され
ることが容易である。また前記消去時ＶＤ を印加する
のに必要な電流は、前記ファウラー・ノルドハイムトン
ネル電流２２と後述する前記ドレイン拡散層１９と前記
Ｓｉ単結晶基板１１との間の基板電流の合計であり、前
記基板電流は、他の前記容量充電電流や前記ファウラー
・ノルドハイムトンネル電流に比較するとかなり多いが
、大規模大面積な昇圧回路を採用すれば印加可能な量で
あり、外部５Ｖ 単一動作が可能である。
ＶＤ は５Ｖ 以上の高電圧だが、前記書き込み時ＶＣ
Ｇを印加するのに必要な電流は容量充電分の微小な量で
あり、昇圧回路により５Ｖ からチップ内部で発生され
ることが容易である。また前記消去時ＶＤ を印加する
のに必要な電流は、前記ファウラー・ノルドハイムトン
ネル電流２２と後述する前記ドレイン拡散層１９と前記
Ｓｉ単結晶基板１１との間の基板電流の合計であり、前
記基板電流は、他の前記容量充電電流や前記ファウラー
・ノルドハイムトンネル電流に比較するとかなり多いが
、大規模大面積な昇圧回路を採用すれば印加可能な量で
あり、外部５Ｖ 単一動作が可能である。
【０００８】
【発明が解決しようとする課題】しかしながら、以上述
べた方法では、データの消去時に前記ファウラー・ノル
ドハイムトンネル電流以外に、前記ドレイン拡散層１９
と前記Ｓｉ単結晶基板１１との間に所謂バンド−バンド
間トンネル電流に起因した前述の基板電流が流れる。そ
の結果、図２に示すように１セル当り１０−７Ａ程度の
基板電流が流れ、１Ｍｂｉｔのセルを同時に消去する場
合１００ｍＡ以上の電流量となる。この基板電流は、前
記ドレイン拡散層１９の濃度プロファイルを最適化する
ことによりある程度低減できるが、１セル当り１０−８
Ａ以下にすることは困難である。以上の大きな基板電流
を前述の昇圧回路により供給しようとすると、例えば１
００ｍＡ供給する場合、昇圧回路が占有する面積は１０
ｍｍ２ 程度と非常に大きなものになってしまうという
欠点があった。また、この大きな基板電流の一部が前記
ゲート酸化膜１２にトラップされて書き込み消去繰り返
し数（以下Ｗ／Ｅサイクルと略す）が１００〜１０００
回程度しか保証できないという欠点があった。
べた方法では、データの消去時に前記ファウラー・ノル
ドハイムトンネル電流以外に、前記ドレイン拡散層１９
と前記Ｓｉ単結晶基板１１との間に所謂バンド−バンド
間トンネル電流に起因した前述の基板電流が流れる。そ
の結果、図２に示すように１セル当り１０−７Ａ程度の
基板電流が流れ、１Ｍｂｉｔのセルを同時に消去する場
合１００ｍＡ以上の電流量となる。この基板電流は、前
記ドレイン拡散層１９の濃度プロファイルを最適化する
ことによりある程度低減できるが、１セル当り１０−８
Ａ以下にすることは困難である。以上の大きな基板電流
を前述の昇圧回路により供給しようとすると、例えば１
００ｍＡ供給する場合、昇圧回路が占有する面積は１０
ｍｍ２ 程度と非常に大きなものになってしまうという
欠点があった。また、この大きな基板電流の一部が前記
ゲート酸化膜１２にトラップされて書き込み消去繰り返
し数（以下Ｗ／Ｅサイクルと略す）が１００〜１０００
回程度しか保証できないという欠点があった。
【０００９】なお、ファウラー・ノルドハイムトンネル
電流と基板電流の量は、フローティングゲート１３に直
接電圧ＶＦＧを印加するようにしてそれぞれの電流を測
定した。
電流と基板電流の量は、フローティングゲート１３に直
接電圧ＶＦＧを印加するようにしてそれぞれの電流を測
定した。
【００１０】この発明は上記の点に鑑みなされたもので
、データ消去時の基板電流を低減することによって昇圧
回路の面積を縮小し、かつ、Ｗ／Ｅサイクルも１万回以
上を保証できるようにした不揮発性半導体メモリの書き
換え方法を提供することを目的とする。
、データ消去時の基板電流を低減することによって昇圧
回路の面積を縮小し、かつ、Ｗ／Ｅサイクルも１万回以
上を保証できるようにした不揮発性半導体メモリの書き
換え方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明では、データ消
去時、コントロールゲートに、ドレイン拡散層に印加さ
れる電圧と逆極性の電圧を印加する。
去時、コントロールゲートに、ドレイン拡散層に印加さ
れる電圧と逆極性の電圧を印加する。
【００１２】
【作用】データ消去時、コントロールゲートに、ドレイ
ン拡散層に印加される電圧と逆極性の電圧を印加するよ
うにすると、ドレイン拡散層の電圧を従来より下げて、
コントロールゲートとドレイン拡散層間に消去に必要な
電位差を確保することができる。そして、ドレイン拡散
層の電圧を下げられれば、ドレイン拡散層と基板間の電
位差が従来より小さくなるため、基板電流が従来より低
減される。
ン拡散層に印加される電圧と逆極性の電圧を印加するよ
うにすると、ドレイン拡散層の電圧を従来より下げて、
コントロールゲートとドレイン拡散層間に消去に必要な
電位差を確保することができる。そして、ドレイン拡散
層の電圧を下げられれば、ドレイン拡散層と基板間の電
位差が従来より小さくなるため、基板電流が従来より低
減される。
【００１３】
【実施例】以下この発明の一実施例を図面を参照して説
明する。この発明の一実施例におけるサイドウォール型
フラッシュＥ２ ＰＲＯＭセルの構造は、図１に示した
従来法によるものと同じである。そこで、サイドウォー
ル型フラッシュＥ２ ＰＲＯＭセルの構造については説
明を省略することとする。この発明の一実施例では、図
１のセルに対する電圧印加方法を下記表２のようにする
。
明する。この発明の一実施例におけるサイドウォール型
フラッシュＥ２ ＰＲＯＭセルの構造は、図１に示した
従来法によるものと同じである。そこで、サイドウォー
ル型フラッシュＥ２ ＰＲＯＭセルの構造については説
明を省略することとする。この発明の一実施例では、図
１のセルに対する電圧印加方法を下記表２のようにする
。
【表２】
【００１４】すなわち、データの書き込み時は、従来法
と同じく例えば図１のドレイン拡散層１９にＶＤ とし
て５Ｖ 、コントロールゲート１５にＶＣＧとして１７
Ｖ 、サイドウォール型セレクトゲート１８にＶｓｅｌ
として１．５Ｖ 、ソース拡散層２０にＶＳ として
０Ｖ 、基板電位として０Ｖ を印加し、前記サイドウ
ォール型セレクトゲート１８下部のＳｉ単結晶基板１１
表面を弱反転状態にするとともに、フローティングゲー
ト１３下部の前記Ｓｉ単結晶基板１１上表面を強反転状
態にし、前記弱反転した領域と前記強反転した領域の境
界部でアバランシェ現象を発生させ、発生した電子２１
を前記フローティングゲート１３へ注入せしめることで
書き込み動作を達成させる。
と同じく例えば図１のドレイン拡散層１９にＶＤ とし
て５Ｖ 、コントロールゲート１５にＶＣＧとして１７
Ｖ 、サイドウォール型セレクトゲート１８にＶｓｅｌ
として１．５Ｖ 、ソース拡散層２０にＶＳ として
０Ｖ 、基板電位として０Ｖ を印加し、前記サイドウ
ォール型セレクトゲート１８下部のＳｉ単結晶基板１１
表面を弱反転状態にするとともに、フローティングゲー
ト１３下部の前記Ｓｉ単結晶基板１１上表面を強反転状
態にし、前記弱反転した領域と前記強反転した領域の境
界部でアバランシェ現象を発生させ、発生した電子２１
を前記フローティングゲート１３へ注入せしめることで
書き込み動作を達成させる。
【００１５】次にデータの消去時は、表２に示すように
例えば前記ドレイン拡散層１９にＶＤ として５Ｖ 、
前記コントロールゲート１５にＶＣＧとして負の電圧−
９Ｖ を印加し、さらに前記サイドウォール型セレクト
ゲート１８にＶｓｅｌ として負の電圧−９Ｖ を印加
し、ソース拡散層２０はオープンとする。この時、前記
コントロールゲート１５と前記ドレイン拡散層１９との
電位差は、５Ｖ ＋９Ｖ ＝１４Ｖ であり、従来法で
の電位差と同じであるので、前記フローティングゲート
１３と前記ドレイン拡散層１９の間にゲート酸化膜１２
を通ってファウラー・ノルドハイムトンネル電流２２が
流れ、前記フローティングゲート１３中に貯えられた電
子を引き抜き、消去が達成される。ここで、前記コント
ロールゲート１５と前記ドレイン拡散層１９との電位差
を本実施例では１４Ｖ としているが、この電位差は前
記ゲート酸化膜１２の膜厚が約１４０Åの場合であり、
前記ゲート酸化膜厚が薄くなれば前記電位差を小さくす
ることが可能である。
例えば前記ドレイン拡散層１９にＶＤ として５Ｖ 、
前記コントロールゲート１５にＶＣＧとして負の電圧−
９Ｖ を印加し、さらに前記サイドウォール型セレクト
ゲート１８にＶｓｅｌ として負の電圧−９Ｖ を印加
し、ソース拡散層２０はオープンとする。この時、前記
コントロールゲート１５と前記ドレイン拡散層１９との
電位差は、５Ｖ ＋９Ｖ ＝１４Ｖ であり、従来法で
の電位差と同じであるので、前記フローティングゲート
１３と前記ドレイン拡散層１９の間にゲート酸化膜１２
を通ってファウラー・ノルドハイムトンネル電流２２が
流れ、前記フローティングゲート１３中に貯えられた電
子を引き抜き、消去が達成される。ここで、前記コント
ロールゲート１５と前記ドレイン拡散層１９との電位差
を本実施例では１４Ｖ としているが、この電位差は前
記ゲート酸化膜１２の膜厚が約１４０Åの場合であり、
前記ゲート酸化膜厚が薄くなれば前記電位差を小さくす
ることが可能である。
【００１６】以上述べた消去動作時に流れる基板電流の
量について、前記フローティングゲート１３に直接電圧
ＶＦＧを印加して測定を行なった結果が図３である。前
記フローティングゲート１３には、前記ＶＦＧとして−
６Ｖ を印加しているが、これは、前記ＶＣＧが−９Ｖ
の場合に容量結合より予想される前記フローティング
ゲートの電位である。
量について、前記フローティングゲート１３に直接電圧
ＶＦＧを印加して測定を行なった結果が図３である。前
記フローティングゲート１３には、前記ＶＦＧとして−
６Ｖ を印加しているが、これは、前記ＶＣＧが−９Ｖ
の場合に容量結合より予想される前記フローティング
ゲートの電位である。
【００１７】図３に示すように、ＶＤ が５Ｖ の時、
ファウラー・ノルドハイムトンネル電流は従来法のＶＤ
が１４Ｖ の時と同程度の電流すなわち約５×１０−
１１ 〔Ａ〕流れており、消去動作は同様に起こること
がわかるが、一方基板電流は前記ＶＤ が５Ｖ の時、
１セル当り１×１０−９Ａ以下と、従来法の場合の１×
１０−７Ａに比べ２桁も低くなっている。これは、前記
ドレイン拡散層１９と前記Ｓｉ単結晶基板１１との電位
差が従来より小さいためである。そして、この発明の一
実施例の前記基板電流で１Ｍｂｉｔのセルを同時に消去
する場合の電流は約１ｍＡとなり、これは、昇圧回路を
大面積としなくても容易に供給できる電流量であり、必
要な前記昇圧回路の面積も１ｍｍ２ 以下の小さなもの
とすることが可能である。
ファウラー・ノルドハイムトンネル電流は従来法のＶＤ
が１４Ｖ の時と同程度の電流すなわち約５×１０−
１１ 〔Ａ〕流れており、消去動作は同様に起こること
がわかるが、一方基板電流は前記ＶＤ が５Ｖ の時、
１セル当り１×１０−９Ａ以下と、従来法の場合の１×
１０−７Ａに比べ２桁も低くなっている。これは、前記
ドレイン拡散層１９と前記Ｓｉ単結晶基板１１との電位
差が従来より小さいためである。そして、この発明の一
実施例の前記基板電流で１Ｍｂｉｔのセルを同時に消去
する場合の電流は約１ｍＡとなり、これは、昇圧回路を
大面積としなくても容易に供給できる電流量であり、必
要な前記昇圧回路の面積も１ｍｍ２ 以下の小さなもの
とすることが可能である。
【００１８】なお、ＶＣＧ及びＶｓｅｌ に負の電圧を
印加するが、この負の電圧も必要な電流量が容量充電分
のみと少ないのでチップ内部で発生させることが容易で
あり、外部的には５Ｖ 単一動作が可能である。また、
上記実施例では、Ｖｓｅｌ を前記ＶＣＧと同じ−９Ｖ
として説明したが、必ずしも同じ電圧である必要はな
い。ただし、前記Ｖｓｅｌ を前記ＶＣＧと同じ負の値
とした方が、正または０Ｖ の場合に比べて前記フロー
ティングゲート１３の電位ＶＦＧが低くなって消去動作
を速くする、もしくは前記コントロールゲート１５と前
記ドレイン拡散層１９に印加する電位差を小さくできる
という意味で好適である。
印加するが、この負の電圧も必要な電流量が容量充電分
のみと少ないのでチップ内部で発生させることが容易で
あり、外部的には５Ｖ 単一動作が可能である。また、
上記実施例では、Ｖｓｅｌ を前記ＶＣＧと同じ−９Ｖ
として説明したが、必ずしも同じ電圧である必要はな
い。ただし、前記Ｖｓｅｌ を前記ＶＣＧと同じ負の値
とした方が、正または０Ｖ の場合に比べて前記フロー
ティングゲート１３の電位ＶＦＧが低くなって消去動作
を速くする、もしくは前記コントロールゲート１５と前
記ドレイン拡散層１９に印加する電位差を小さくできる
という意味で好適である。
【００１９】次に読み出しは、従来法と同じく例えば前
記ＶＤ に１Ｖ 、前記ＶＣＧに０Ｖ 、前記Ｖｓｅｌ
に５Ｖ 、前記ＶＳ に０Ｖ を印加して、前記サイ
ドウォール型フラッシュＥ２ ＰＲＯＭセルに流れる電
流量によってデータの“１”もしくは“０”を判断する
。
記ＶＤ に１Ｖ 、前記ＶＣＧに０Ｖ 、前記Ｖｓｅｌ
に５Ｖ 、前記ＶＳ に０Ｖ を印加して、前記サイ
ドウォール型フラッシュＥ２ ＰＲＯＭセルに流れる電
流量によってデータの“１”もしくは“０”を判断する
。
【００２０】そして、以上のような書き込み、消去動作
を繰り返すと、この発明の一実施例では前記基板電流が
減ってゲート酸化膜１２の劣化も小さくなるので、図４
に示すようにＷ／Ｅサイクルも従来の１００〜１０００
回に比べ１万回を保証することが可能となる。図４では
、書き込みと消去を繰り返して、消去後のスレッショー
ルド電圧ＶＴ が−４Ｖ 以上となった時点を動作不良
として最大繰り返し数を算出する。
を繰り返すと、この発明の一実施例では前記基板電流が
減ってゲート酸化膜１２の劣化も小さくなるので、図４
に示すようにＷ／Ｅサイクルも従来の１００〜１０００
回に比べ１万回を保証することが可能となる。図４では
、書き込みと消去を繰り返して、消去後のスレッショー
ルド電圧ＶＴ が−４Ｖ 以上となった時点を動作不良
として最大繰り返し数を算出する。
【００２１】なお、上記一実施例はＮＭＯＳのサイドウ
ォール型フラッシュＥ２ ＰＲＯＭセルについて述べた
が、ＰＭＯＳの場合でも印加電圧の極性を変えることに
より同様に実施できる。
ォール型フラッシュＥ２ ＰＲＯＭセルについて述べた
が、ＰＭＯＳの場合でも印加電圧の極性を変えることに
より同様に実施できる。
【００２２】
【発明の効果】以上詳細に説明したようにこの発明によ
れば、データ消去時にコントロールゲートに、ドレイン
拡散層と逆極性の電圧を印加するようにしたので、消去
時の前記ドレイン拡散層の電圧値を下げることができ、
その結果基板電流が減少するので、大規模・大面積の昇
圧回路が不要になるとともに、ゲート酸化膜の劣化も抑
えられ、書き込み消去繰り返し数１万回以上を保証する
ことができる。
れば、データ消去時にコントロールゲートに、ドレイン
拡散層と逆極性の電圧を印加するようにしたので、消去
時の前記ドレイン拡散層の電圧値を下げることができ、
その結果基板電流が減少するので、大規模・大面積の昇
圧回路が不要になるとともに、ゲート酸化膜の劣化も抑
えられ、書き込み消去繰り返し数１万回以上を保証する
ことができる。
【図１】サイドウォール型フラッシュＥ２ ＰＲＯＭセ
ルの断面図である。
ルの断面図である。
【図２】従来法による消去時電流の特性図である。
【図３】本発明の一実施例による消去時電流の特性図で
ある。
ある。
【図４】従来法と本発明の一実施例とによる書き込み消
去繰り返し数を示す特性図である。
去繰り返し数を示す特性図である。
１１ Ｓｉ単結晶基板
１２ ゲート酸化膜
１３ フローティングゲート
１４，１６，１７ 絶縁膜
１５ コントロールゲート
１８ セレクトゲート
１９ ドレイン拡散層
２０ ソース拡散層
Claims (1)
- 【請求項１】 フローティングゲートとコントロール
ゲートを有し、かつその一側方に絶縁膜を介してセレク
トゲートを有し、さらにドレイン拡散層およびソース拡
散層を有する不揮発性半導体メモリの書き換え方法にお
いて、データ消去時、前記コントロールゲートに、前記
ドレイン拡散層に印加される電圧と逆極性の電圧を印加
することを特徴とする不揮発性半導体メモリの書き換え
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159948A JPH04359476A (ja) | 1991-06-05 | 1991-06-05 | 不揮発性半導体メモリの書き換え方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159948A JPH04359476A (ja) | 1991-06-05 | 1991-06-05 | 不揮発性半導体メモリの書き換え方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359476A true JPH04359476A (ja) | 1992-12-11 |
Family
ID=15704660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159948A Pending JPH04359476A (ja) | 1991-06-05 | 1991-06-05 | 不揮発性半導体メモリの書き換え方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04359476A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249701A (ja) * | 1994-03-11 | 1995-09-26 | Nec Corp | 不揮発性半導体記憶装置の動作方法 |
| KR19990088517A (ko) * | 1998-05-22 | 1999-12-27 | 마 유에 예일 | 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법 |
| EP1020925A3 (en) * | 1995-09-11 | 2000-09-20 | Matsushita Electronics Corporation | Semiconductor storage device and method of driving the same |
| WO2001067517A1 (en) | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
| JP2007511076A (ja) * | 2003-11-07 | 2007-04-26 | サンディスク コーポレイション | ゲートによるジャンクションリーク電流を使用してフラッシュメモリをプログラミングする技術 |
| JP2008310950A (ja) * | 2008-07-07 | 2008-12-25 | Renesas Technology Corp | 半導体処理装置及びｉｃカード |
-
1991
- 1991-06-05 JP JP3159948A patent/JPH04359476A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008310950A (ja) * | 2008-07-07 | 2008-12-25 | Renesas Technology Corp | 半導体処理装置及びｉｃカード |
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