JPH04360582A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04360582A JPH04360582A JP3163949A JP16394991A JPH04360582A JP H04360582 A JPH04360582 A JP H04360582A JP 3163949 A JP3163949 A JP 3163949A JP 16394991 A JP16394991 A JP 16394991A JP H04360582 A JPH04360582 A JP H04360582A
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- JP
- Japan
- Prior art keywords
- layer
- material layer
- polycrystalline silicon
- main material
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にＳＲＡＭメモリセルに用いる薄膜電界効果型トランジ
スタの構造の改良に関するものである。
にＳＲＡＭメモリセルに用いる薄膜電界効果型トランジ
スタの構造の改良に関するものである。
【０００２】
【従来の技術】図２は一般的な薄膜多結晶シリコントラ
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：ＴＦＴ）のうち、ゲートがチャネル層の下に形成され
るタイプ（下ゲート型）の断面図である。図において、
２はシリコン酸化膜よりなる下地絶縁膜、１はゲート電
極となるゲート多結晶シリコンで、下地絶縁膜２上に形
成されている。３はシリコン酸化膜よりなるゲート絶縁
膜である。４はソース／ドレインを形成する薄膜多結晶
シリコン、５はチャネルとなる薄膜多結晶シリコンで、
上記ゲート絶縁膜３を介して形成され、トランジスタの
活性層となっている。
ンジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ
：ＴＦＴ）のうち、ゲートがチャネル層の下に形成され
るタイプ（下ゲート型）の断面図である。図において、
２はシリコン酸化膜よりなる下地絶縁膜、１はゲート電
極となるゲート多結晶シリコンで、下地絶縁膜２上に形
成されている。３はシリコン酸化膜よりなるゲート絶縁
膜である。４はソース／ドレインを形成する薄膜多結晶
シリコン、５はチャネルとなる薄膜多結晶シリコンで、
上記ゲート絶縁膜３を介して形成され、トランジスタの
活性層となっている。
【０００３】高集積化が進むＳＲＡＭにおいて、小面積
で低待機電流を実現するためにｎＭＯＳＴ上にｐＭＯＳ
薄膜多結晶シリコントランジスタ（ｐＭＯＳＴＦＴ）を
積み重ねたメモリセル（完全ＣＭＯＳ型）が要求されて
いる。
で低待機電流を実現するためにｎＭＯＳＴ上にｐＭＯＳ
薄膜多結晶シリコントランジスタ（ｐＭＯＳＴＦＴ）を
積み重ねたメモリセル（完全ＣＭＯＳ型）が要求されて
いる。
【０００４】図２はその目的に合わせたｐＭＯＳＴＦＴ
の構造を示すものであり、ｐＭＯＳＴＦＴのゲート電極
層には極性を持った多結晶シリコン１、例えばＮ型多結
晶シリコンが用いられている。
の構造を示すものであり、ｐＭＯＳＴＦＴのゲート電極
層には極性を持った多結晶シリコン１、例えばＮ型多結
晶シリコンが用いられている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、閾値電圧の制御を行うため
に多結晶シリコンが用いられており、ゲート電極層の低
抵抗化に限りがあるという問題点があった。またゲート
電極層に極性（例えばＮ型）があるため、このゲート電
極を他の機能を持つ素子の異極性（例えばＰ型）の領域
と接続する場合、既成のＰＮ接合を形成してしまうとい
う問題点があった。
上のように構成されており、閾値電圧の制御を行うため
に多結晶シリコンが用いられており、ゲート電極層の低
抵抗化に限りがあるという問題点があった。またゲート
電極層に極性（例えばＮ型）があるため、このゲート電
極を他の機能を持つ素子の異極性（例えばＰ型）の領域
と接続する場合、既成のＰＮ接合を形成してしまうとい
う問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、閾値電圧の制御が容易であり、
かつ抵抗が低く、また既成のＰＮ接合を形成することの
ない半導体装置を得ることを目的とする。
ためになされたもので、閾値電圧の制御が容易であり、
かつ抵抗が低く、また既成のＰＮ接合を形成することの
ない半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、ゲート電極を、低抵抗かつ該ゲート電極を構成す
る主材料層との接触抵抗が低い副材料層を上記主材料層
の間に含むように積層して構成したものである。また上
記主材料層を上記副材料層の上方と下方とで極性が異な
るようにしたものである。
置は、ゲート電極を、低抵抗かつ該ゲート電極を構成す
る主材料層との接触抵抗が低い副材料層を上記主材料層
の間に含むように積層して構成したものである。また上
記主材料層を上記副材料層の上方と下方とで極性が異な
るようにしたものである。
【０００８】
【作用】この発明においては、ゲート電極を、低抵抗か
つ上記ゲート電極を構成する主材料層と接触抵抗の低い
副材料層を上記主材料層の間に含むように積層して構成
したので、ゲートとチャネルのワークファンクション（
仕事関数）の関係を従来と同様に保ちつつ、ゲート電極
の低抵抗化を実現できる。また上記主材料層を上記副材
料層の上方と下方とで極性が異なるようにしたので、ゲ
ート電極を他の素子の異極性の部分と接続する場合にお
いて、オーミックライクな接続が可能となる。
つ上記ゲート電極を構成する主材料層と接触抵抗の低い
副材料層を上記主材料層の間に含むように積層して構成
したので、ゲートとチャネルのワークファンクション（
仕事関数）の関係を従来と同様に保ちつつ、ゲート電極
の低抵抗化を実現できる。また上記主材料層を上記副材
料層の上方と下方とで極性が異なるようにしたので、ゲ
ート電極を他の素子の異極性の部分と接続する場合にお
いて、オーミックライクな接続が可能となる。
【０００９】
【実施例】図１はこの発明の一実施例によるＴＦＴの断
面構造図である。図において、図２と同一符号は同一又
は相当部分を示し、６は例えばＷＳｉｘを用いたシリサ
イド膜（副材料層）、７は主材料層である第１層ゲート
多結晶シリコン膜、８は主材料層である第２層ゲート多
結晶シリコン膜であり、図に示すように、ゲート電極は
、第１層ゲート多結晶シリコン７／シリサイド膜６／第
２層ゲート多結晶シリコン８の三層構造となっている。 そして上記第１層ゲート多結晶シリコン７はｐ型で、第
２層ゲート多結晶シリコン８はｎ型となっており、極性
が異なるものとなっている。
面構造図である。図において、図２と同一符号は同一又
は相当部分を示し、６は例えばＷＳｉｘを用いたシリサ
イド膜（副材料層）、７は主材料層である第１層ゲート
多結晶シリコン膜、８は主材料層である第２層ゲート多
結晶シリコン膜であり、図に示すように、ゲート電極は
、第１層ゲート多結晶シリコン７／シリサイド膜６／第
２層ゲート多結晶シリコン８の三層構造となっている。 そして上記第１層ゲート多結晶シリコン７はｐ型で、第
２層ゲート多結晶シリコン８はｎ型となっており、極性
が異なるものとなっている。
【００１０】次にこの発明のＴＦＴの製造方法の一例を
示す。まず、下地絶縁膜２上に第１層ゲート多結晶シリ
コン７をＬＰＣＶＤ法で堆積し、極性を与えるため第１
層ゲート多結晶シリコン７にｐ型不純物を注入する。次
にシリサイド膜（ＷＳｉｘ）６をスパッタ法で堆積する
。そして第２層ゲート多結晶シリコン８をＬＰＣＶＤ法
で堆積し、ｎ型不純物を注入する。次にフォトレジスト
でマスクして、シリサイド膜６，第１層ゲート多結晶シ
リコン７，第２層ゲート多結晶シリコン８をエッチング
し、ゲートパターンを残す。次にゲート絶縁膜３を常圧
でのＣＶＤ法により堆積する。そして薄膜多結晶シリコ
ン４，５をＬＰＣＶＤ法で堆積し、フォトレジストのマ
スクをかけて薄膜多結晶シリコン４に不純物を注入し、
ソース／ドレイン領域を形成する。
示す。まず、下地絶縁膜２上に第１層ゲート多結晶シリ
コン７をＬＰＣＶＤ法で堆積し、極性を与えるため第１
層ゲート多結晶シリコン７にｐ型不純物を注入する。次
にシリサイド膜（ＷＳｉｘ）６をスパッタ法で堆積する
。そして第２層ゲート多結晶シリコン８をＬＰＣＶＤ法
で堆積し、ｎ型不純物を注入する。次にフォトレジスト
でマスクして、シリサイド膜６，第１層ゲート多結晶シ
リコン７，第２層ゲート多結晶シリコン８をエッチング
し、ゲートパターンを残す。次にゲート絶縁膜３を常圧
でのＣＶＤ法により堆積する。そして薄膜多結晶シリコ
ン４，５をＬＰＣＶＤ法で堆積し、フォトレジストのマ
スクをかけて薄膜多結晶シリコン４に不純物を注入し、
ソース／ドレイン領域を形成する。
【００１１】ＴＦＴの動作については周知であるので、
ここではその説明は省略し、以下作用，効果について説
明する。本実施例によれば、ゲート電極を第１層ゲート
多結晶シリコン７／シリサイド膜６／第２層ゲート多結
晶シリコン８からなる三層構造にし、チャネル側の第２
層ゲート電極多結晶シリコン８に従来と同様のゲート電
極材料（主材料層）を用いたので、平坦性ならびにチャ
ネルとのワークファンションの関係を従来と同様に保つ
ことができ、又閾値電圧の制御も従来と同様に容易に行
うことができる。またゲート電極に、主材料層である第
１，第２層ゲート多結晶シリコン７，８よりも低抵抗で
、かつ主材料層と接触抵抗の低い副材料層であるシリサ
イド膜６を挿入しているため、ゲート電極の抵抗を下げ
ることができる。
ここではその説明は省略し、以下作用，効果について説
明する。本実施例によれば、ゲート電極を第１層ゲート
多結晶シリコン７／シリサイド膜６／第２層ゲート多結
晶シリコン８からなる三層構造にし、チャネル側の第２
層ゲート電極多結晶シリコン８に従来と同様のゲート電
極材料（主材料層）を用いたので、平坦性ならびにチャ
ネルとのワークファンションの関係を従来と同様に保つ
ことができ、又閾値電圧の制御も従来と同様に容易に行
うことができる。またゲート電極に、主材料層である第
１，第２層ゲート多結晶シリコン７，８よりも低抵抗で
、かつ主材料層と接触抵抗の低い副材料層であるシリサ
イド膜６を挿入しているため、ゲート電極の抵抗を下げ
ることができる。
【００１２】またゲート電極である第１層ゲート多結晶
シリコン７を他の機能を持つ素子と接続する場合、相手
側の接続部分がｐ型のとき、本実施例では第１層ゲート
多結晶シリコン７がｐ型となっているため、オーミック
ライクな接続が可能であり、既成ＰＮ接合を防止できる
。例えば相手側の薄膜トランジスタのソース／ドレイン
がｐ型である場合、ゲート電極の第１層多結晶シリコン
７をｐ型にすると、両者間にダイオード接合（ＰＮ接合
）を形成することがなく、ｐ−ｐ型の直接結線を行うこ
とが可能である。
シリコン７を他の機能を持つ素子と接続する場合、相手
側の接続部分がｐ型のとき、本実施例では第１層ゲート
多結晶シリコン７がｐ型となっているため、オーミック
ライクな接続が可能であり、既成ＰＮ接合を防止できる
。例えば相手側の薄膜トランジスタのソース／ドレイン
がｐ型である場合、ゲート電極の第１層多結晶シリコン
７をｐ型にすると、両者間にダイオード接合（ＰＮ接合
）を形成することがなく、ｐ−ｐ型の直接結線を行うこ
とが可能である。
【００１３】なお上記実施例では、副材料層であるシリ
サイド膜６にＷＳｉｘを用いたが、シリサイド膜６に用
いる材料としては第１，第２層ゲート多結晶シリコン７
，８との接触抵抗の低い、オーミックライクな接続が可
能な、かつ抵抗の低い材料ならなんでもよく、他のシリ
サイド膜や高融点金属膜であってもよい。
サイド膜６にＷＳｉｘを用いたが、シリサイド膜６に用
いる材料としては第１，第２層ゲート多結晶シリコン７
，８との接触抵抗の低い、オーミックライクな接続が可
能な、かつ抵抗の低い材料ならなんでもよく、他のシリ
サイド膜や高融点金属膜であってもよい。
【００１４】また上記実施例ではＰＮ接合が形成される
のを防止するために、シリサイド膜６を挟む第１層ゲー
ト多結晶シリコン７と第２層ゲート多結晶シリコン８と
を異極性に設定したが、このＰＮ接合の問題のない時は
同極性にしてもよいことはいうまでもない。
のを防止するために、シリサイド膜６を挟む第１層ゲー
ト多結晶シリコン７と第２層ゲート多結晶シリコン８と
を異極性に設定したが、このＰＮ接合の問題のない時は
同極性にしてもよいことはいうまでもない。
【００１５】また上記実施例では、ゲート電極を第１層
ゲート多結晶シリコン７／シリサイド膜６／第２層ゲー
ト多結晶シリコン８からなる三層構造としたが、３層構
造以外のものであってもよい。
ゲート多結晶シリコン７／シリサイド膜６／第２層ゲー
ト多結晶シリコン８からなる三層構造としたが、３層構
造以外のものであってもよい。
【００１６】
【発明の効果】以上のようにこの発明に係る半導体装置
によれば、ゲート電極を、主材料層よりも低抵抗、かつ
主材料層との接触抵抗が低い副材料層を上記主材料層の
間に含むように積層した構造としたので、ゲート電極の
チャネル側に従来と同様のゲート電極材料である主材料
層が形成されていることによって、素子の平坦性ならび
にチャネルとのワークファンションの関係を従来と同様
に保ちつつ、閾値電圧の制御を容易にできるとともに、
ゲート電極の低抵抗化を実現できる効果がある。
によれば、ゲート電極を、主材料層よりも低抵抗、かつ
主材料層との接触抵抗が低い副材料層を上記主材料層の
間に含むように積層した構造としたので、ゲート電極の
チャネル側に従来と同様のゲート電極材料である主材料
層が形成されていることによって、素子の平坦性ならび
にチャネルとのワークファンションの関係を従来と同様
に保ちつつ、閾値電圧の制御を容易にできるとともに、
ゲート電極の低抵抗化を実現できる効果がある。
【００１７】また、上記主材料層を上記副材料層の上方
の層と下方の層とで極性が異なるようにした場合には、
即ち上記主材料層のうちの他の機能をもつ素子の部分を
接続する方の主材料層を、上記他の機能を持つ素子の接
続する部分の極性と同じ極性となるようにした場合には
、ＰＮ接合が形成されるのを防止でき、オーミックライ
クな接続を行うことができる効果がある。
の層と下方の層とで極性が異なるようにした場合には、
即ち上記主材料層のうちの他の機能をもつ素子の部分を
接続する方の主材料層を、上記他の機能を持つ素子の接
続する部分の極性と同じ極性となるようにした場合には
、ＰＮ接合が形成されるのを防止でき、オーミックライ
クな接続を行うことができる効果がある。
【図１】この発明の一実施例による半導体装置の断面図
である。
である。
【図２】従来の半導体装置の断面図である。
１ ゲート多結晶シリコン
２ 下地絶縁膜
３ ゲート絶縁膜
４ 薄膜多結晶シリコン（ソース／ドレイン）５
薄膜多結晶シリコン（チャネル）６ シリサイド膜（
ＷＳｉｘ） ７ 第１層ゲート多結晶シリコン ８ 第２層ゲート多結晶シリコン
薄膜多結晶シリコン（チャネル）６ シリサイド膜（
ＷＳｉｘ） ７ 第１層ゲート多結晶シリコン ８ 第２層ゲート多結晶シリコン
Claims (4)
- 【請求項１】 下地絶縁膜上に形成されたゲート電極
と、該ゲート電極上にゲート絶縁膜を介して形成された
活性層とを備えた半導体装置において、上記ゲート電極
は、該ゲート電極を構成する主材料層よりも低抵抗で、
かつ主材料層との接触抵抗が低い副材料層を上記主材料
層の間に含むように積層した構造を有することを特徴と
する半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、
上記主材料層は上記副材料層の上方の層と下方の層とで
極性が異なることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、
上記主材料層は上記副材料層の上方の層と下方の層とで
極性が同じであることを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、
上記主材料層の材料は多結晶シリコンであり、上記副材
料層の材料は高融点金属あるいはそのシリサイドである
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163949A JPH04360582A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163949A JPH04360582A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04360582A true JPH04360582A (ja) | 1992-12-14 |
Family
ID=15783886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163949A Pending JPH04360582A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04360582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260645A (ja) * | 1993-03-04 | 1994-09-16 | Kodo Eizo Gijutsu Kenkyusho:Kk | 薄膜半導体装置およびその製造方法 |
-
1991
- 1991-06-06 JP JP3163949A patent/JPH04360582A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06260645A (ja) * | 1993-03-04 | 1994-09-16 | Kodo Eizo Gijutsu Kenkyusho:Kk | 薄膜半導体装置およびその製造方法 |
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