JPH04361567A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しくは、外部端子に接続される回路素子を静電気或
いは衝撃電圧等から保護する保護素子を備える半導体装
置に関する。

【０００２】一般にＭＯＳトランジスタは、ゲート部分
が極めて薄い酸化膜によってチャネルから絶縁されてい
るため、ゲートに対して印加される過電圧、衝撃電圧に
弱点を有し、例えば運搬中、機器への実装前、更には機
器への組込後に静電気等を帯びて、過電圧による絶縁破
壊が生じやすいことが知られている。このためＭＯＳト
ランジスタを有する半導体装置では、内部回路のゲート
部等を保護するため、外部から静電気或いは衝撃電圧が
侵入し勝ちな入出力回路部に、保護回路を設けて静電気
等に起因する絶縁破壊を防止している。

【０００３】

【従来の技術】図８を参照して従来の半導体装置におけ
る入力回路部の保護素子について説明する。同図は保護
トランジスタを有する従来の保護素子の一例を示す回路
図である。同図においてパッド部１に接続された入力ノ
ードｎ１は、まず保護素子Ａに配されるＣ−ＭＯＳトラ
ンジスタ（保護トランジスタ）に接続される。即ち、同
図に示されているように、入力ノードｎ１は、Ｃ−ＭＯ
Ｓトランジスタを構成する各ｐチャネル及びｎチャネル
トランジスタＱ１、Ｑ２の双方のソース・ドレイン路の
直列接続ノードに接続されると共に、保護トランジスタ
を構成すると寄生的にできるダイオードＤ１、Ｄ２を介
して各電源ＶＤＤ、ＶＳＳに、通常作動中に電流が流れ
ない逆方向に接続される。ｐチャネル及びｎチャネルＭ
ＯＳトランジスタＱ１、Ｑ２の各ゲートは夫々のソース
と同電位の電源ラインＶＤＤ又はＶＳＳに夫々接続され
る。

【０００４】次に入力ノードｎ１は、保護素子Ａに後続
して配される抵抗Ｒを経由して内部回路の回路素子に、
例えば同図の如くインバータＩＮＶに接続されている。 抵抗Ｒは拡散抵抗又はポリ抵抗として薄膜形成技術によ
って各トランジスタ部分と同様に形成される。

【０００５】前記保護素子Ａにおける双方の保護トラン
ジスタＱ１、Ｑ２の一例としてｐチャネルトランジスタ
Ｑ１部分の断面図を図９に示す。なお、図９は従来の半
導体装置における保護素子部分の構造を一例として示す
ものである。同図において、基板２上に形成され一の拡
散領域を成すＮ型ウエル３内には、ｐチャネルトランジ
スタＱ１を夫々構成する第一の拡散層を成すドレイン４
、並びに第二の拡散層を成すソース６が配され、このｐ
チャネルトランジスタＱ１のゲート電極５はＮ型ウエル
部のＳｉＯ２酸化膜１０上に形成され、ドレイン４及び
ソース６は夫々Ｐ型拡散層として形成される。各Ｐ型拡
散層４、６間は、ゲート電極５が高電位電源に接続され
て常時Ｈレベルに維持されるため通常動作中にはチャネ
ルが形成されない。Ｎ型ウエル内には、バックゲート電
圧を印加するドレイン４及びソース６と相互に異なる導
電型の第三の拡散層（Ｎ＋）７が形成されている。

【０００６】従来の半導体装置において、ドレイン４は
外部入力端子を成すパッド部１にアルミ配線８によって
接続されており、前記第三の拡散層（以下拡散層と呼ぶ
）７は、ゲート５及びソース６と共に一括して高電位の
電源ＶＤＤラインにアルミ配線等によって接続されてい
る。拡散層７は、ドレイン４をアノードとし且つこの拡
散層７をカソードとするＰＮ接合、つまり寄生的に形成
されるダイオード部Ｄ１（図８）を、ドレインと共にこ
のＮウエル３内において形成する。

【０００７】上記の構成によりこの半導体装置が動作中
のとき（電源ＶＤＤ、ＶＳＳに例えば５Ｖ、０Ｖが印加
されているとき）には、保護素子Ａの例えばｐチャネル
の保護トランジスタＱ１においては、パッド部１からの
入力の如何に拘らずそのゲート５がソース６と同電位に
維持されてオフであるので、パッド部１から入力される
入力信号の信号レベルに変化を与えることはなく、また
前記の如く拡散層７はドレイン４と共にＰＮ接合（ダイ
オード部Ｄ１）を構成するが、拡散層７自体が高電位に
維持されて、入力信号がＶＤＤ−ＶＳＳ間の電圧レベル
で入力してもＰＮ接合は導通しないからダイオード部Ｄ
１もまた、入力信号に対してその信号レベルに変化を与
えることはない。ｎチャネルトランジスタＱ２でも同様
に信号レベルに変化を与えることはなく、結局この保護
素子Ａは入力信号に論理上の変化を及ぼさない。

【０００８】上記の半導体装置において、静電気等の原
因によりパッド部１に正の電荷が侵入し、侵入した電荷
によってドレイン４の電位がソース、ドレイン等の電位
より高くなった場合には、ドレイン４からソース６を経
由して、またドレイン４と共にダイオード部Ｄ１を構成
する拡散層７を経由して電源ＶＤＤラインに夫々電流が
流れ、大きな静電容量を有する電源ラインＶＤＤに電荷
が流出するため、小さな静電容量のため僅かな電荷によ
っても高い電位になりがちな入力ノードｎ１の電位も比
較的低い電位に維持され、拡散抵抗Ｒ等を経由してこの
入力ノードｎ１に接続されている内部回路のインバータ
ＩＮＶ等において、そのゲート電位が大きく上昇するこ
となく過電圧に起因する絶縁破壊が防止される。負の電
荷は同様にｎチャネルトランジスタＱ２及びダイオード
Ｄ２によって電源ラインＶＳＳに流出する。

【０００９】

【発明が解決しようとする課題】上記従来の半導体装置
の保護素子Ａの場合、双方の保護トランジスタＱ１、Ｑ
２では、通常作動中での正常な作動を保証するため、前
記の如くゲート５がソース６と同じ電源に接続されてい
る。このため、例えばｐチャネルトランジスタＱ１では
、正の電荷が与えられて電位上昇した電源ＶＤＤライン
によってゲート５の電位も上昇するため、このゲート電
位の上昇により生ずるチャネルの減少又は消失によって
、このチャネルを経由するドレインからの継続的な電荷
の流出が、困難となり或いは阻止されるという問題があ
る。

【００１０】例えば大量の衝撃電流が電源ラインに流れ
込み、ゲート電位が瞬間的に上昇してチャネルの電流が
減少又は阻止された場合には、一般的にダイオード部の
オン抵抗は比較的大きく且つ電流路の面積も大きくはな
いので、拡散層７を経由するダイオード部のみによる通
電では充分な電流流出が得られない。このため、電圧レ
ベルの高い衝撃電圧侵入の結果として入力ノードの電位
が大きく上昇し、内部回路に侵入する電位を上昇させる
こととなり、内部回路における絶縁破壊を引き起こすと
いう重大な問題が生ずる。

【００１１】本発明は、上記従来の半導体装置の保護素
子の問題に鑑み、大量の電荷乃至は高い衝撃電圧が外部
端子から侵入しても、侵入した電荷乃至は衝撃電圧によ
る電流を継続して流出させることができることとして、
保護トランジスタにおける保護機能が容易に低下せず、
衝撃電圧等による絶縁破壊が生じ難いため信頼性の高い
半導体装置を提供することを目的とする。

【００１２】

【課題を達成するための手段】図１は本発明の第一の実
施例の半導体装置における入力回路部の回路図である。 同図において、１は外部端子（パッド部）、Ｑ１、Ｑ２
はトランジスタ、ＶＤＤ１、ＶＳＳ１は第一の電源、Ｖ
ＤＤ２、ＶＳＳ２は第二の電源である。

【００１３】前記目的を達成するため本発明の半導体装
置は、図１に例示したように、外部端子（１）と第１の
高電位側電源線（ＶＤＤ１）との間に接続されたｐチャ
ネルＭＯＳトランジスタ（Ｑ１）と、外部端子（１）と
第１の低電位側電源線（ＶＳＳ１）との間に接続された
ｎチャネルＭＯＳトランジスタ（Ｑ２）とを具備し、前
記ｐチャネルＭＯＳトランジスタの制御電極は、前記第
１の高電位側電源線と独立に設けられた第２の高電位側
電源線（ＶＤＤ２）に接続され、前記ｎチャネルＭＯＳ
トランジスタの制御電極は、前記第１の低電位側電源線
と独立に設けられた第２の低電位側電源線（ＶＤＤ２）
に接続されている保護回路を有することを特徴とするも
のである。

【００１４】

【作用】トランジスタＱ１及びＱ２のゲートが夫々、第
二の電源ＶＤＤ２、ＶＳＳ２と接続されている構成によ
り、トランジスタＱ１、Ｑ２のソースから電荷を受けた
第一の電源ＶＤＤ１、ＶＳＳ１の電位が上昇又は下降し
ても、第二の電源は第一の電源と分離されているためト
ランジスタＱ、Ｑ２１のゲート電位が第一の電源の電位
変化に応じて直接的に上昇又は下降せず、トランジスタ
Ｑ１、Ｑ２におけるチャネルの減少又は消失に至らない
ため、ドレインの電位が高いか又は低い限りトランジス
タＱ１、Ｑ２における継続的な第一の電源への電荷の流
出が保証され、外部端子１からドレインに侵入した電荷
はトランジスタＱ１、Ｑ２のオン電圧で制限される限界
までソース側に抜けてドレインの電位が回復するので、
外部端子１に接続される内部回路素子等に発生する大き
な電位変化が防止されこれらが保護される。

【００１５】

【実施例】図面を参照して本発明を更に詳しく説明する
。図１において、この保護素子Ａは保護トランジスタＱ
１、Ｑ２の他に保護トランジスタの形成により寄生的に
形成されるＰＮ接合のダイオード部Ｄ１、Ｄ２を備える
。各ダイオード部Ｄ１、Ｄ２は、夫々高電位側のライン
を成すＶＤＤ１及び入力ノードｎ１にカソードが接続さ
れる向きに挿入されて、半導体装置の動作中のダイオー
ド電流を阻止すると共に、外部端子を成すパッド部１か
ら侵入する正極性又は負極性の衝撃電流を、夫々第一の
電源ＶＤＤ１、ＶＳＳ１ラインに流出させる作用を行う
。

【００１６】その他、図１においては、従来の半導体装
置と同様に、保護素子Ａに後続して拡散抵抗Ｒが設けら
れ、入力ノードｎ１は拡散抵抗Ｒを介して内部回路に接
続される。

【００１７】図２において、酸化膜１０上に形成された
ゲート５は、本発明の構成に基づきアルミ配線８２を介
して内部回路の電源ＶＤＤ２に接続されており、この点
において、従来図として示した図９とは異なる。ソース
６及び第三の拡散層Ｎ＋７は従来と　同様に第一の電源
ＶＤＤ１に接続されている。

【００１８】図３は図２の実施例の半導体装置の主とし
て保護素子Ａ部分を示す平面略図である。同図において
、各保護素子Ａは夫々、全体としてパッド１を取り囲む
構造に形成され、図中上側のｐチャネルトランジスタＱ
１と下側のｎチャネルトランジスタＱ２の各領域から成
る。ｐチャネルトランジスタＱ１は、そのソース６及び
拡散層７が入力回路部の電源である第一の電源ＶＤＤ１
に接続され、また、そのゲート５が入力回路内の電源Ｖ
ＤＤ１電源とは別の電源である内部回路からの電源ＶＤ
Ｄ２電源によってその電位が維持されている。同様にｎ
チャネルトランジスタＱ２は、ソース６及び拡散層７が
ＶＳＳ１電源に、ゲート５がＶＳＳ２電源に夫々接続さ
れている。 内部回路からのアルミ配線ライン８１、８２には、図中
での識別を容易にするため斜線を施して示した。なお、
ＶＤＤ１及びＶＳＳ１は、保護素子Ａ及びＩ／Ｏバッフ
ァ（図示せず）に対して電源を供給し、ＶＤＤ２及びＶ
ＳＳ２は内部回路に対して電源供給を行う。

【００１９】パッド部１からは双方のトランジスタＱ１
、Ｑ２のドレイン４にアルミ配線８が接続され、アルミ
配線８は、この入力回路部分から内部回路部分に向かう
入力回路部分の出口において拡散抵抗Ｒが形成され、内
部回路部分の回路素子に向かって延びている。

【００２０】図４は本発明の第二の実施例の半導体装置
の回路図である。図１の実施例との違いは、ｐチャネル
及びｎチャネルの保護トランジスタＱ１、Ｑ２のゲート
が夫々内部回路のインバータＩＮＶ２、ＩＮＶ３の出力
に接続され、一方のインバータＩＮＶ２の入力は内部回
路の低電位電源ＧＮＤ２に、他方のインバータＩＮＶ３
の入力は内部回路の高電位電源ＶＤＤ２に接続されてい
ることである。第一の実施例と同様に、半導体装置の通
常動作中においては各インバータＩＮＶ２、ＩＮＶ３の
出力により各保護トランジスタＱ１、Ｑ２はオフに保た
れ、且つ衝撃電流等の際の電荷の流出を可能とする。こ
の実施例の場合にも、外部端子１から流入する衝撃電流
によってゲートの電位が変化することはなく、従って保
護トランジスタＱ１、Ｑ２のチャネルを減少又は消失さ
せて保護トランジスタＱ１、Ｑ２をオフとすることはな
い。

【００２１】図５は本発明の第三の実施例の回路図であ
る。同図の回路では、トランジスタＱ１及びＱ２のゲー
トに内部回路１２の内部ロジック１３からの信号が入力
されている。トランジスタＱ１及びＱ２は、制御信号Ｃ
ＮＴＬ’（ＣＮＴＬ’はＣＮＴＬのトップバー付きを示
す）の論理レベルが”Ｌ”のときにゲートが内部回路の
電源ＶＤＤ２及びＶＳＳ２に接続されて保護トランジス
タとして動作する。また、制御信号ＣＮＴＬ’が論理レ
ベル”Ｈ”のときには、ＮＡＮＤゲート１４及びＮＯＲ
ゲート１５を介してデータＤａｔａの論理レベル”Ｈ”
又は”Ｌ”に従って、夫々論理レベル”Ｈ”又は”Ｌ”
の信号をトランジスタＱ３及びＱ４から成るインバータ
１７に与える論理素子として動作する。このため、トラ
ンジスタＱ１及びＱ２は、回路試験等の際に内部ロジッ
クからの前記制御信号及びデータ出力を介して所望のレ
ベルに入力を維持する。

【００２２】図６及び図７は、上記実施例における電源
の構成例を夫々示している。図６の電源構成は、入出力
部（Ｉ／Ｏ部）の電源ＶＤＤ１及びＶＳＳ１と内部回路
の電源ＶＤＤ２及びＶＳＳ２が夫々電源パッドから分離
されている例である。また、図７はチップ内部では電源
がＩ／Ｏ部と内部回路部とで分離されているが、電源パ
ッドは共通にされている。図６の電源構成の場合には、
保護トランジスタＱ１、Ｑ２から侵入した電荷は、単に
電源ＶＤＤ１またはＶＳＳ１の電位のみを上昇させるた
め、これらトランジスタのゲート電位は全く影響を受け
ることはない。図７の電源構成の場合には、Ｉ／Ｏ部の
電源ＶＤＤ１、ＶＳＳ１の電位上昇（ノイズ）はパッド
部を介して内部回路の電源ＶＤＤ２、ＶＳＳ２に影響を
与える。しかしこの場合でも、Ｉ／Ｏ部の電源の電位上
昇は、電源ラインの寄生容量及び抵抗、或いは内部回路
の素子等によって充分に吸収されるので、内部回路の電
源の電位上昇は小さく抑えられ、保護トランジスタＱ１
、Ｑ２のゲート電位の上昇が抑えられる。

【００２３】なお、上記各実施例では何れもダイオード
部を有する保護素子を挙げたが、ダイオードの有無自体
は本発明の必須要件では無く、ダイオード部を有しない
で単に保護トランジスタのみを含む半導体装置も本発明
の範囲に含まれる。

【００２４】また、電源線ＶＤＤ１、ＶＳＳ１とＶＤＤ
２、ＶＳＳ２とはパッドを独立にしても良いし、共通パ
ッドにおいて分岐していてもよいが、これに代えて、一
対のパッドに接続された電源線ＶＤＤ１、ＶＳＳ１の途
中から夫々電源線ＶＤＤ２、ＶＳＳ２が枝分れしていて
もよく、何れの場合にも本発明の目的が達成される。

【００２５】

【発明の効果】以上説明したように本発明の半導体装置
によると、ドレインから流出する電荷によって直接ゲー
ト電位が変化することは無く、保護トランジスタのチャ
ネルが減少又は消失するおそれが小さく抑えられるので
、大きな衝撃電流をも安全に流出させることができ、半
導体装置の絶縁破壊を防止して信頼性を向上させたとい
う顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置における入力回
路部の回路図である。

【図２】図１の入力回路部の保護素子部分の構造を示す
一部断面図である。

【図３】図１の入力回路部の平面略図である。

【図４】本発明の第二の実施例の半導体装置における回
路図である。

【図５】本発明の第三の実施例の半導体装置における回
路図である。

【図６】本発明における電源分離の構成を例示する平面
略図（１）である。

【図７】本発明における電源分離の構成を例示する平面
略図（２）である。

【図８】従来の半導体装置の入力回路部の回路図である
。

【図９】従来の半導体装置の保護素子部分の構造を示す
断面図である。

【符号の説明】

１　　　　　　　　　　　　外部端子（パッド部）２　
　　　　　　　　　　　基板 ３　　　　　　　　　　　　Ｎウエル（拡散領域）１１
　　　　　　　　　　　　Ｉ／Ｏ部１２　　　　　　　
　　　　　内部回路Ａ　　　　　　　　　　　　保護素
子 Ｑ１、Ｑ２　　　　　　　　保護トランジスタＤ１、Ｄ
２　　　　　　　　ダイオードＲ　　　　　　　　　　
　　抵抗

Claims (3)

【特許請求の範囲】
1. 【請求項１】外部端子（１）と第１の高電位側電源線（
   ＶＤＤ１）との間に接続されたｐチャネルＭＯＳトラン
   ジスタ（Ｑ１）と、外部端子（１）と第１の低電位側電
   源線（ＶＳＳ１）との間に接続されたｎチャネルＭＯＳ
   トランジスタ（Ｑ２）とを具備し、前記ｐチャネルＭＯ
   Ｓトランジスタの制御電極は、前記第１の高電位側電源
   線と独立に設けられた第２の高電位側電源線（ＶＤＤ２
   ）に接続され、前記ｎチャネルＭＯＳトランジスタの制
   御電極は、前記第１の低電位側電源線と独立に設けられ
   た第２の低電位側電源線（ＶＳＳ２）に接続されている
   保護回路を有する半導体装置。
2. 【請求項２】第１の電源パッドに共通に接続された第１
   の高電位側電源線（ＶＤＤ１）及び第２の高電位側電源
   線（ＶＤＤ２）と、第２の電源パッドに共通に接続され
   た第１の低電位側電源線（ＶＳＳ１）及び第２の低電位
   側電源線（ＶＳＳ２）と、外部端子（１）と前記第１の
   低電位側電源線との間に接続されたｐチャネルＭＯＳト
   ランジスタ（Ｑ１）と、外部端子（１）と前記第１の低
   電位側電源線との間に接続されたｎチャネルＭＯＳトラ
   ンジスタ（Ｑ２）とを具備し、前記ｐチャネルＭＯＳト
   ランジスタの制御電極は、前記第２の高電位側電源線に
   接続され、前記ｎチャネルＭＯＳトランジスタの制御電
   極は、前記第２の低電位側電源線（ＶＳＳ２）に接続さ
   れている保護回路を有する半導体装置。
3. 【請求項３】前記第１の高電位側電源線及び前記第１の
   低電位側電源線は、インターフェース回路に電源電圧を
   供給し、前記第２の高電位側電源線及び第２の低電位側
   電源線は、前記インターフェース回路に接続された内部
   回路に電源電圧を供給することを特徴とする請求項１又
   は２記載の半導体装置。