JPH04364076A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04364076A JPH04364076A JP3138136A JP13813691A JPH04364076A JP H04364076 A JPH04364076 A JP H04364076A JP 3138136 A JP3138136 A JP 3138136A JP 13813691 A JP13813691 A JP 13813691A JP H04364076 A JPH04364076 A JP H04364076A
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- voltage
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、電気的にデータの書込または消去が可能な不
揮発性半導体記憶装置（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ：ＥＥＰＲＯ
Ｍ）に関する。
し、特に、電気的にデータの書込または消去が可能な不
揮発性半導体記憶装置（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌ
ｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ：ＥＥＰＲＯ
Ｍ）に関する。
【０００２】
【従来の技術】従来、半導体記憶装置のうち、電気的に
データの書込および消去が可能なものとして、ＥＥＰＲ
ＯＭ（不揮発性半導体記憶装置）が知られている。図１
４は、従来の不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
の全体構成を示すブロック図である。
データの書込および消去が可能なものとして、ＥＥＰＲ
ＯＭ（不揮発性半導体記憶装置）が知られている。図１
４は、従来の不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
の全体構成を示すブロック図である。
【０００３】図１４を参照して、従来のＥＥＰＲＯＭは
、データを記憶するためのメモリセル（図示せず）がマ
トリクス状に複数個配置されたメモリセルアレイ３０と
、外部からのアドレス信号を解読するためのＸデコーダ
２１およびＹデコーダ２２と、Ｙゲート２３と、制御回
路２４と、入出力回路２５とを備えている。Ｘデコーダ
２１、Ｙデコーダ２２、Ｙゲート２３、制御回路２４、
入出力回路２５およびメモリセルアレイ３０は、半導体
チップ２６上の同一基板上に形成されている。従来のＥ
ＥＰＲＯＭは、さらに、電源入力端子Ｖｃｃ２８と、高
圧電源入力端子ＶＰＰ２９とを備えている。
、データを記憶するためのメモリセル（図示せず）がマ
トリクス状に複数個配置されたメモリセルアレイ３０と
、外部からのアドレス信号を解読するためのＸデコーダ
２１およびＹデコーダ２２と、Ｙゲート２３と、制御回
路２４と、入出力回路２５とを備えている。Ｘデコーダ
２１、Ｙデコーダ２２、Ｙゲート２３、制御回路２４、
入出力回路２５およびメモリセルアレイ３０は、半導体
チップ２６上の同一基板上に形成されている。従来のＥ
ＥＰＲＯＭは、さらに、電源入力端子Ｖｃｃ２８と、高
圧電源入力端子ＶＰＰ２９とを備えている。
【０００４】図１５は、図１４に示したメモリセルアレ
イを構成するメモリセル（半導体記憶素子）を示す断面
構造図である。
イを構成するメモリセル（半導体記憶素子）を示す断面
構造図である。
【０００５】図１５を参照して、従来のメモリセルは、
不純物濃度１×１０１５／ｃｍ３ 、比抵抗１０Ω・ｃ
ｍの特性を有するＰ型シリコン半導体基板３１と、加速
電圧３０〜４０ＫＶ、ドーズ量１×１０１５／ｃｍ２
の条件下で砒素（Ａｓ）をイオン注入することにより形
成された不純物濃度１×１０２０／ｃｍ３ のｎ＋ 型
ドレイン領域３２と、加速電圧１００〜１５０ＫＶ、ド
ーズ量５×１０１５／ｃｍ２ の条件下で砒素（Ａｓ）
をイオン注入することにより形成された不純物濃度１×
１０２０／ｃｍ３ のｎ＋ のソース領域３３と、ｎ＋
型ドレイン領域３２とｎ＋ 型ソース領域３３との間
に形成されたチャネル領域３４と、チャネル領域３４上
に形成された厚さ１００Åのゲート酸化膜３５と、ゲー
ト酸化膜３５上に形成された多結晶シリコン層からなる
フローティングゲート３６と、フローティングゲート３
６上に形成された層間絶縁膜３７と、層間絶縁膜３７上
に形成された多結晶シリコン層からなるコントロールゲ
ート３８とを備えている。
不純物濃度１×１０１５／ｃｍ３ 、比抵抗１０Ω・ｃ
ｍの特性を有するＰ型シリコン半導体基板３１と、加速
電圧３０〜４０ＫＶ、ドーズ量１×１０１５／ｃｍ２
の条件下で砒素（Ａｓ）をイオン注入することにより形
成された不純物濃度１×１０２０／ｃｍ３ のｎ＋ 型
ドレイン領域３２と、加速電圧１００〜１５０ＫＶ、ド
ーズ量５×１０１５／ｃｍ２ の条件下で砒素（Ａｓ）
をイオン注入することにより形成された不純物濃度１×
１０２０／ｃｍ３ のｎ＋ のソース領域３３と、ｎ＋
型ドレイン領域３２とｎ＋ 型ソース領域３３との間
に形成されたチャネル領域３４と、チャネル領域３４上
に形成された厚さ１００Åのゲート酸化膜３５と、ゲー
ト酸化膜３５上に形成された多結晶シリコン層からなる
フローティングゲート３６と、フローティングゲート３
６上に形成された層間絶縁膜３７と、層間絶縁膜３７上
に形成された多結晶シリコン層からなるコントロールゲ
ート３８とを備えている。
【０００６】次に、図１４および図１５を参照して、従
来のＥＥＰＲＯＭのデータの書込および消去動作につい
て説明する。
来のＥＥＰＲＯＭのデータの書込および消去動作につい
て説明する。
【０００７】メモリセルへのデータの書込は、まず、高
圧電源入力端子ＶＰＰ２９に１２．５Ｖを印加する。こ
の高圧電源入力端子ＶＰＰ２９からコントロールゲート
３８に１２．５Ｖが供給される。これと同時に、ｎ＋
型ドレイン領域３２に負荷抵抗を介して８Ｖが供給され
る。一方、ｎ＋ 型ソース領域３３は接地され、接地電
位（ＧＮＤ）となる。このような状態下で、ｎ＋ 型ソ
ース領域３３からｎ＋ 型ドレイン領域３２に向けて電
子が移動する。チャネル領域３４には、０．５〜１ｍＡ
程度の電流が流れる。このとき、流れる電子は、ｎ＋
型ドレイン領域３２近傍の高電界により加速される。こ
れにより、電子は、Ｐ型シリコン半導体基板３１の表面
からゲート酸化膜３５へのエネルギ障壁３．２ｅＶを越
す高いエネルギを得る。この高いエネルギを得た電子は
ホットエレクトロンと呼ばれる。ホットエレクトロンの
一部は、ゲート酸化膜３５の障壁を飛越えてコントロー
ルゲート３８の高電位（１２．５Ｖ）に引かれてフロー
ティングゲート３６に注入される。フローティングゲー
ト３６は電気的にマイナスの状態となる。この書込状態
をデータの「０」に対応させている。
圧電源入力端子ＶＰＰ２９に１２．５Ｖを印加する。こ
の高圧電源入力端子ＶＰＰ２９からコントロールゲート
３８に１２．５Ｖが供給される。これと同時に、ｎ＋
型ドレイン領域３２に負荷抵抗を介して８Ｖが供給され
る。一方、ｎ＋ 型ソース領域３３は接地され、接地電
位（ＧＮＤ）となる。このような状態下で、ｎ＋ 型ソ
ース領域３３からｎ＋ 型ドレイン領域３２に向けて電
子が移動する。チャネル領域３４には、０．５〜１ｍＡ
程度の電流が流れる。このとき、流れる電子は、ｎ＋
型ドレイン領域３２近傍の高電界により加速される。こ
れにより、電子は、Ｐ型シリコン半導体基板３１の表面
からゲート酸化膜３５へのエネルギ障壁３．２ｅＶを越
す高いエネルギを得る。この高いエネルギを得た電子は
ホットエレクトロンと呼ばれる。ホットエレクトロンの
一部は、ゲート酸化膜３５の障壁を飛越えてコントロー
ルゲート３８の高電位（１２．５Ｖ）に引かれてフロー
ティングゲート３６に注入される。フローティングゲー
ト３６は電気的にマイナスの状態となる。この書込状態
をデータの「０」に対応させている。
【０００８】一方、メモリセルからのデータの消去は、
書込と同様、まず、高圧電源入力端子ＶＰＰ２９に１２
．５Ｖを印加する。この高圧電源入力端子ＶＰＰ２９か
らｎ＋ 型ソース領域３３に１２．５Ｖが供給される。 コントロールゲート３８は、接地され、接地電位（ＧＮ
Ｄ）となる。ｎ＋ 型ドレイン領域３２は、フローティ
ング状態にされる。このような状態下で、フローティン
グゲート３６とｎ＋ 型ソース領域３３との間のゲート
酸化膜３５に高電界が発生する。これにより、ゲート酸
化膜３５のエネルギ障壁は低くなる。フローティングゲ
ート３６からｎ＋ 型ソース領域３３の高電位（１２．
５Ｖ）に引かれて電子が放出される。フローティングゲ
ート３６とｎ＋ 型ソース領域３３との間にはトンネル
電流と呼ばれる電流が流れる。つまり、フローティング
ゲート３６からは所定量だけ電子が引抜かれ、この状態
がデータの「１」に対応する。
書込と同様、まず、高圧電源入力端子ＶＰＰ２９に１２
．５Ｖを印加する。この高圧電源入力端子ＶＰＰ２９か
らｎ＋ 型ソース領域３３に１２．５Ｖが供給される。 コントロールゲート３８は、接地され、接地電位（ＧＮ
Ｄ）となる。ｎ＋ 型ドレイン領域３２は、フローティ
ング状態にされる。このような状態下で、フローティン
グゲート３６とｎ＋ 型ソース領域３３との間のゲート
酸化膜３５に高電界が発生する。これにより、ゲート酸
化膜３５のエネルギ障壁は低くなる。フローティングゲ
ート３６からｎ＋ 型ソース領域３３の高電位（１２．
５Ｖ）に引かれて電子が放出される。フローティングゲ
ート３６とｎ＋ 型ソース領域３３との間にはトンネル
電流と呼ばれる電流が流れる。つまり、フローティング
ゲート３６からは所定量だけ電子が引抜かれ、この状態
がデータの「１」に対応する。
【０００９】
【発明が解決しようとする課題】前述のように、従来の
ＥＥＰＲＯＭでは、データの消去時に、ｎ＋ 型ソース
領域３３に高電圧ＶＰＰ（１２．５Ｖ）が印加される。 したがって、ｎ＋ 型ソース領域３３の接合耐圧は、Ｖ
ＰＰ（１２．５Ｖ）よりもマージン（余裕）を持って高
く保持されている必要がある。
ＥＥＰＲＯＭでは、データの消去時に、ｎ＋ 型ソース
領域３３に高電圧ＶＰＰ（１２．５Ｖ）が印加される。 したがって、ｎ＋ 型ソース領域３３の接合耐圧は、Ｖ
ＰＰ（１２．５Ｖ）よりもマージン（余裕）を持って高
く保持されている必要がある。
【００１０】しかしながら、半導体装置の集積化に伴な
って素子が微細化されてくると、ウェル濃度が濃くなる
という現象、チャネルカットのボロン濃度が濃くなる現
象、および熱処理の低温化に従いｎ＋ 領域の不純物分
布が急峻になるなどの現象が生じる。この結果、接合耐
圧を十分に高く保持することが困難になる傾向にある。 このような集積化による接合耐圧の低下は、以下のよう
な問題点を引起こす。
って素子が微細化されてくると、ウェル濃度が濃くなる
という現象、チャネルカットのボロン濃度が濃くなる現
象、および熱処理の低温化に従いｎ＋ 領域の不純物分
布が急峻になるなどの現象が生じる。この結果、接合耐
圧を十分に高く保持することが困難になる傾向にある。 このような集積化による接合耐圧の低下は、以下のよう
な問題点を引起こす。
【００１１】すなわち、接合耐圧の低下により、データ
消去時のリーク電流が増加する。また、アバランシェ降
伏によりホットホールが発生し、このホットホールのゲ
ート酸化膜３５への注入によりゲート酸化膜３５の信頼
性が著しく劣化するという問題点があった。
消去時のリーク電流が増加する。また、アバランシェ降
伏によりホットホールが発生し、このホットホールのゲ
ート酸化膜３５への注入によりゲート酸化膜３５の信頼
性が著しく劣化するという問題点があった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、低いソース電圧（不純物領域へ
の印加電圧）でデータの消去動作が可能な半導体記憶装
置を提供することを目的とする。
ためになされたもので、低いソース電圧（不純物領域へ
の印加電圧）でデータの消去動作が可能な半導体記憶装
置を提供することを目的とする。
【００１３】
【課題を解決するための手段】請求項１における半導体
記憶装置は、第１導電型の半導体基板と、第１導電型の
半導体基板の主表面上に所定の間隔を隔てて形成された
第２導電型の１対の不純物領域と、１対の不純物領域間
に第１の絶縁膜を介して形成された電荷蓄積電極と、電
荷蓄積電極上に第２の絶縁膜を介して形成された制御電
極とを有し、電荷蓄積電極へ電荷を蓄積しまたは電荷蓄
積電極から電荷を引抜くことによって電気的にデータの
書込または消去を行なう半導体記憶装置において、電荷
蓄積電極が電気的に中性な状態で制御電極に電圧を印加
したときのしきい値電圧が、０ボルト以上で電荷蓄積電
極への電荷の蓄積後のしきい値電圧の１／２以下の範囲
内に設定されている。
記憶装置は、第１導電型の半導体基板と、第１導電型の
半導体基板の主表面上に所定の間隔を隔てて形成された
第２導電型の１対の不純物領域と、１対の不純物領域間
に第１の絶縁膜を介して形成された電荷蓄積電極と、電
荷蓄積電極上に第２の絶縁膜を介して形成された制御電
極とを有し、電荷蓄積電極へ電荷を蓄積しまたは電荷蓄
積電極から電荷を引抜くことによって電気的にデータの
書込または消去を行なう半導体記憶装置において、電荷
蓄積電極が電気的に中性な状態で制御電極に電圧を印加
したときのしきい値電圧が、０ボルト以上で電荷蓄積電
極への電荷の蓄積後のしきい値電圧の１／２以下の範囲
内に設定されている。
【００１４】
【作用】この発明に係る半導体記憶装置では、電荷蓄積
電極が電気的に中性な状態で制御電極に電圧を印加した
ときのしきい値電圧を、０ボルト以上、電荷蓄積電極へ
の電荷の蓄積後のしきい値電圧の１／２以下の範囲内に
設定することにより、データの消去時に不純物領域に印
加すべき電圧が低下される。
電極が電気的に中性な状態で制御電極に電圧を印加した
ときのしきい値電圧を、０ボルト以上、電荷蓄積電極へ
の電荷の蓄積後のしきい値電圧の１／２以下の範囲内に
設定することにより、データの消去時に不純物領域に印
加すべき電圧が低下される。
【００１５】
【実施例】以下、本発明の実施例を説明する。
【００１６】まず、本発明の背景について説明する。Ｅ
ＥＰＲＯＭにおいて、メモリセルへ書込まれたデータの
消去動作について考える。
ＥＰＲＯＭにおいて、メモリセルへ書込まれたデータの
消去動作について考える。
【００１７】データの消去動作は、ファウラー−ノルド
ハイム（Ｆａｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効
果現象により行なわれる。ファウラー−ノルドハイム電
流は、次の式（１）のように表わされる。
ハイム（Ｆａｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効
果現象により行なわれる。ファウラー−ノルドハイム電
流は、次の式（１）のように表わされる。
【００１８】
Ｊ＝ＫＥ２ ｅｘｐ［−４√２ｍ＊ （ｅφＢ ）
３／２ ／３ｅｈＥ］ …（１）Ｊ：トンネ
ル電流密度 Ｋ：ボルツマン定数 Ｅ：電界 ｍ
＊ ：有効質量ｅ：電子の素電界 ｈ：プランク定数
φＢ ：バリアハイト この式（１）を参照して、トンネル電流密度Ｊは、酸化
膜にかかる電界Ｅに非常に大きく依存することがわかる
。
３／２ ／３ｅｈＥ］ …（１）Ｊ：トンネ
ル電流密度 Ｋ：ボルツマン定数 Ｅ：電界 ｍ
＊ ：有効質量ｅ：電子の素電界 ｈ：プランク定数
φＢ ：バリアハイト この式（１）を参照して、トンネル電流密度Ｊは、酸化
膜にかかる電界Ｅに非常に大きく依存することがわかる
。
【００１９】次に、ＥＥＰＲＯＭにおいて、メモリへの
データの書込（プログラム）状態および消去状態につい
て考える。
データの書込（プログラム）状態および消去状態につい
て考える。
【００２０】通常、メモリセルのしきい値電圧Ｖｔｈは
、プログラム状態（書込状態）で８Ｖ程度、消去状態で
１〜２Ｖ程度に設定されている。これは、以下のような
理由による。
、プログラム状態（書込状態）で８Ｖ程度、消去状態で
１〜２Ｖ程度に設定されている。これは、以下のような
理由による。
【００２１】すなわち、データの書込後にデータを読出
す場合には、コントロールゲートにＶｃｃ（〜５Ｖ）を
印加して、そのＶｃｃより大きいか小さいかでデータの
判別を行なう。このため、データの書込後のメモリセル
のしきい値電圧Ｖｔｈは、５Ｖ以上必要である。また、
データが消去された状態で、メモリセルのしきい値電圧
Ｖｔｈが負の状態になると、メモリセルトランジスタが
ＯＦＦできなくなる。このため、消去状態のメモリセル
のしきい値電圧Ｖｔｈは、０ボルト以上必要である。
す場合には、コントロールゲートにＶｃｃ（〜５Ｖ）を
印加して、そのＶｃｃより大きいか小さいかでデータの
判別を行なう。このため、データの書込後のメモリセル
のしきい値電圧Ｖｔｈは、５Ｖ以上必要である。また、
データが消去された状態で、メモリセルのしきい値電圧
Ｖｔｈが負の状態になると、メモリセルトランジスタが
ＯＦＦできなくなる。このため、消去状態のメモリセル
のしきい値電圧Ｖｔｈは、０ボルト以上必要である。
【００２２】上記の制約にマージン（余裕）を含めて、
書込後のしきい値電圧を８Ｖ、消去後のしきい値電圧を
１〜２Ｖという値に設定している。したがって、メモリ
セルのしきい値電圧Ｖｔｈは、書込状態（プログラム状
態）と消去状態とで６〜７Ｖ変動（スィング）する。こ
のようなＶｔｈの変動によって、フローティングゲート
に実際にかかる電圧は、コントロールゲート・フローテ
ィングゲート間の容量と、フローティングゲート・半導
体基板間の容量との容量分割比によって決まる。この容
量分割比は、約０．５〜０．６である。したがって、メ
モリセルのしきい値電圧Ｖｔｈの変動（６〜７Ｖ）は、
フローティングゲートから見ると、３〜４Ｖの変動に相
当する。すなわち、データの書込状態（プログラム状態
）と消去状態とでフローティングゲートの電圧が３〜４
Ｖ変化する。
書込後のしきい値電圧を８Ｖ、消去後のしきい値電圧を
１〜２Ｖという値に設定している。したがって、メモリ
セルのしきい値電圧Ｖｔｈは、書込状態（プログラム状
態）と消去状態とで６〜７Ｖ変動（スィング）する。こ
のようなＶｔｈの変動によって、フローティングゲート
に実際にかかる電圧は、コントロールゲート・フローテ
ィングゲート間の容量と、フローティングゲート・半導
体基板間の容量との容量分割比によって決まる。この容
量分割比は、約０．５〜０．６である。したがって、メ
モリセルのしきい値電圧Ｖｔｈの変動（６〜７Ｖ）は、
フローティングゲートから見ると、３〜４Ｖの変動に相
当する。すなわち、データの書込状態（プログラム状態
）と消去状態とでフローティングゲートの電圧が３〜４
Ｖ変化する。
【００２３】次に、実際のデータの消去時に起こってい
る現象について考える。通常、メモリセルの消去動作を
行なう前には、必ずデータが書込まれた状態にある。し
たがって、消去されるメモリセルは、データの内容にか
かわらず必ず書込状態すなわちＶｔｈの高い状態のとな
っている。このときのフローティングゲートの電位をＶ
ＦＰとする。
る現象について考える。通常、メモリセルの消去動作を
行なう前には、必ずデータが書込まれた状態にある。し
たがって、消去されるメモリセルは、データの内容にか
かわらず必ず書込状態すなわちＶｔｈの高い状態のとな
っている。このときのフローティングゲートの電位をＶ
ＦＰとする。
【００２４】この状態から、ソース領域に高電圧ＶＳ
を印加すると、トンネル酸化膜に（ＶＳ −ＶＦＰ）／
ｔＯＸの電荷がかかる。これにより、上述したファウラ
ー−ノルドハイム電流が流れる。この結果、フローティ
ングゲートの電子が引抜かれてデータの消去が行なわれ
る。消去後の状態では、前述のようにフローティングゲ
ートの電位は、書込状態に比べて３〜４Ｖ上昇し、ＶＦ
Ｅになる。 したがってデータの消去動作終了後に、トンネル酸化膜
に加わる電界は、 （ＶＳ −ＶＦＥ）／ｔＯＸ＝（ＶＳ −ＶＦＰ−４）
／ｔＯＸに減少する。
を印加すると、トンネル酸化膜に（ＶＳ −ＶＦＰ）／
ｔＯＸの電荷がかかる。これにより、上述したファウラ
ー−ノルドハイム電流が流れる。この結果、フローティ
ングゲートの電子が引抜かれてデータの消去が行なわれ
る。消去後の状態では、前述のようにフローティングゲ
ートの電位は、書込状態に比べて３〜４Ｖ上昇し、ＶＦ
Ｅになる。 したがってデータの消去動作終了後に、トンネル酸化膜
に加わる電界は、 （ＶＳ −ＶＦＥ）／ｔＯＸ＝（ＶＳ −ＶＦＰ−４）
／ｔＯＸに減少する。
【００２５】つまり、酸化膜に加わる電界は、消去動作
初期に最も大きく、消去動作完了時には消去動作初期に
比べて４／ｔＯＸだけ減少している。この現象を前述し
たファウラー−ノルドハイムの式から見れば、消去動作
初期に多くの電流が流れ、消去動作完了時には電流が大
幅に減少していることがわかる。
初期に最も大きく、消去動作完了時には消去動作初期に
比べて４／ｔＯＸだけ減少している。この現象を前述し
たファウラー−ノルドハイムの式から見れば、消去動作
初期に多くの電流が流れ、消去動作完了時には電流が大
幅に減少していることがわかる。
【００２６】図１は、消去電圧印加時間とメモリセルの
しきい値電圧Ｖｔｈとの関係を示した図である。図１を
参照して、ソース領域への印加電圧ＶＳ を印加した直
後に、急速にＶｔｈが低下し、その後は緩やかに減少し
ていることがわかる。これを予め設定された消去時間（
たとえば１０ｍｓｅｃ）内に所定のＶｔｈ（１〜２Ｖ）
にするためには、ＶＳ またはＶＳ ／ｔＯＸをある値
以上に設定する必要がある。すなわち、ＶＳ またはＶ
Ｓ ／ｔＯＸが大きいほど、電子を引抜く力が大きく消
去時間が短くなる。
しきい値電圧Ｖｔｈとの関係を示した図である。図１を
参照して、ソース領域への印加電圧ＶＳ を印加した直
後に、急速にＶｔｈが低下し、その後は緩やかに減少し
ていることがわかる。これを予め設定された消去時間（
たとえば１０ｍｓｅｃ）内に所定のＶｔｈ（１〜２Ｖ）
にするためには、ＶＳ またはＶＳ ／ｔＯＸをある値
以上に設定する必要がある。すなわち、ＶＳ またはＶ
Ｓ ／ｔＯＸが大きいほど、電子を引抜く力が大きく消
去時間が短くなる。
【００２７】ここで、フローティングゲートが電気的に
中性な状態でのメモリセルのしきい値電圧をＶｔｈ（Ｎ
）とする。また、プログラム後（書込後）のしきい値電
圧をＶｔｈ（Ｐ）とし、消去後のしきい値電圧をＶｔｈ
（Ｅ）とする。これらのしきい値電圧を用いて書込後の
フローティングゲートの電位ＶＦＰと消去後のフローテ
ィングゲートの電位ＶＦＥとを表わすと、それぞれ以下
の式（２）、（３）のようになる。
中性な状態でのメモリセルのしきい値電圧をＶｔｈ（Ｎ
）とする。また、プログラム後（書込後）のしきい値電
圧をＶｔｈ（Ｐ）とし、消去後のしきい値電圧をＶｔｈ
（Ｅ）とする。これらのしきい値電圧を用いて書込後の
フローティングゲートの電位ＶＦＰと消去後のフローテ
ィングゲートの電位ＶＦＥとを表わすと、それぞれ以下
の式（２）、（３）のようになる。
【００２８】
ＶＦＰ＝｛Ｖｔｈ（Ｎ）−Ｖｔｈ（Ｐ）｝×Ｒ
…（２
） ＶＦＥ＝｛Ｖｔｈ（Ｎ）−Ｖｔｈ（Ｅ）｝×Ｒ
…（
３）ここで、Ｒは、容量結合比である。
…（２
） ＶＦＥ＝｛Ｖｔｈ（Ｎ）−Ｖｔｈ（Ｅ）｝×Ｒ
…（
３）ここで、Ｒは、容量結合比である。
【００２９】次に、予め定められた所定の消去特性（消
去速度）を得るために必要な最低電界について考える。 この最低電界をＥｍｉｎ とすると、そのとき必要な最
低ソース電圧ＶＳｍｉｎは、以下のように導かれる。
去速度）を得るために必要な最低電界について考える。 この最低電界をＥｍｉｎ とすると、そのとき必要な最
低ソース電圧ＶＳｍｉｎは、以下のように導かれる。
【００３０】
Ｅｍｉｎ ＝（ＶＳｍｉｎ−ＶＦＰ）／ｔＯＸ
…（４） Ｅｍｉｎ ＝［ＶＳｍｉｎ−｛Ｖｔ
ｈ（Ｎ）−Ｖｔｈ（Ｐ）｝×Ｒ］／ｔＯＸ …（
５） ＶＳｍｉｎ＝ｔＯＸ・Ｅｍｉｎ ＋｛Ｖｔｈ（
Ｎ）−Ｖｔｈ（Ｐ）｝×Ｒ …（６）こ
こで、ｔＯＸ、Ｅｍｉｎ 、Ｖｔｈ（Ｐ）およびＲは定
数であるので、Ｖｔｈ（Ｎ）を小さくすることにより、
ＶＳｍｉｎを低下させることができる。Ｖｔｈ（Ｎ）の
最小値は、前述の消去後のしきい値電圧ＶｔｈがＶｔｈ
＞０でなければならないのと同様、この中性状態でのし
きい値電圧Ｖｔｈ（Ｎ）もＶｔｈ（Ｎ）＞０である必要
がある。また、中性状態でのしきい値電圧Ｖｔｈ（Ｎ）
は、０ボルトに近いほど好ましいが、データの書込後（
プログラム後）のしきい値電圧Ｖｔｈ（Ｐ）の１／２以
下であれば消去時のソース領域印加電圧の低減という効
果は得られる。
…（４） Ｅｍｉｎ ＝［ＶＳｍｉｎ−｛Ｖｔ
ｈ（Ｎ）−Ｖｔｈ（Ｐ）｝×Ｒ］／ｔＯＸ …（
５） ＶＳｍｉｎ＝ｔＯＸ・Ｅｍｉｎ ＋｛Ｖｔｈ（
Ｎ）−Ｖｔｈ（Ｐ）｝×Ｒ …（６）こ
こで、ｔＯＸ、Ｅｍｉｎ 、Ｖｔｈ（Ｐ）およびＲは定
数であるので、Ｖｔｈ（Ｎ）を小さくすることにより、
ＶＳｍｉｎを低下させることができる。Ｖｔｈ（Ｎ）の
最小値は、前述の消去後のしきい値電圧ＶｔｈがＶｔｈ
＞０でなければならないのと同様、この中性状態でのし
きい値電圧Ｖｔｈ（Ｎ）もＶｔｈ（Ｎ）＞０である必要
がある。また、中性状態でのしきい値電圧Ｖｔｈ（Ｎ）
は、０ボルトに近いほど好ましいが、データの書込後（
プログラム後）のしきい値電圧Ｖｔｈ（Ｐ）の１／２以
下であれば消去時のソース領域印加電圧の低減という効
果は得られる。
【００３１】図２ないし図１３は、本発明に従った一実
施例のスタックトゲート型フラッシュＥＥＰＲＯＭのメ
モリセルの製造プロセス（第１工程ないし第１２工程）
を示した断面図である。図２〜図１３を参照して、次に
上記で述べたしきい値電圧を制御する実際の製造プロセ
スについて説明するまず、図２に示すように、比抵抗が
１０Ωｃｍ程度のＰ型シリコン半導体基板１に、ボロン
（Ｂ）を１００ＫｅＶ，４×１０１２／ｃｍ２ の条件
下で注入する。そして、１１５０℃で６時間熱処理を行
なうことにより、ウェル（図示せず）を形成する。
施例のスタックトゲート型フラッシュＥＥＰＲＯＭのメ
モリセルの製造プロセス（第１工程ないし第１２工程）
を示した断面図である。図２〜図１３を参照して、次に
上記で述べたしきい値電圧を制御する実際の製造プロセ
スについて説明するまず、図２に示すように、比抵抗が
１０Ωｃｍ程度のＰ型シリコン半導体基板１に、ボロン
（Ｂ）を１００ＫｅＶ，４×１０１２／ｃｍ２ の条件
下で注入する。そして、１１５０℃で６時間熱処理を行
なうことにより、ウェル（図示せず）を形成する。
【００３２】次に、図３に示すように、活性領域を分離
する領域にボロン（Ｂ）を８０ＫｅＶ，２．５×１０１
３／ｃｍ２ の条件下で注入する。そして、この領域を
選択酸化法を用いて、６０００Å程度の厚さを有するフ
ィールド酸化膜２を形成する。図３に示す右側の図面に
おけるＡ−Ａの断面が左側に示す図面である。
する領域にボロン（Ｂ）を８０ＫｅＶ，２．５×１０１
３／ｃｍ２ の条件下で注入する。そして、この領域を
選択酸化法を用いて、６０００Å程度の厚さを有するフ
ィールド酸化膜２を形成する。図３に示す右側の図面に
おけるＡ−Ａの断面が左側に示す図面である。
【００３３】次に、図４に示すように、メモリセルのし
きい値電圧Ｖｔｈを制御するため、上記活性領域にイオ
ン注入を行なう。１００Å程度の酸化膜３を全面に形成
する。酸化膜３上に第１の多結晶シリコン層４を１００
０Å程度堆積する。写真製版技術と異方性エッチングを
用いて、第１の多結晶シリコン層４をカラム方向（縦方
向）に一定のピッチで線状にパターニングする。すなわ
ち、レジストマスク７ａを用いて、異方性エッチングを
行なうことにより、図４の右側部分に示したようなピッ
チでパターニングを行なう。この後、レジストマスク７
ａを除去する。
きい値電圧Ｖｔｈを制御するため、上記活性領域にイオ
ン注入を行なう。１００Å程度の酸化膜３を全面に形成
する。酸化膜３上に第１の多結晶シリコン層４を１００
０Å程度堆積する。写真製版技術と異方性エッチングを
用いて、第１の多結晶シリコン層４をカラム方向（縦方
向）に一定のピッチで線状にパターニングする。すなわ
ち、レジストマスク７ａを用いて、異方性エッチングを
行なうことにより、図４の右側部分に示したようなピッ
チでパターニングを行なう。この後、レジストマスク７
ａを除去する。
【００３４】次に、図５に示すように、第１の多結晶シ
リコン層４上にＯＮ膜５を形成する。ＯＮ膜５上に第２
の多結晶シリコン層６を２５００Å程度の厚みで形成す
る。第２の多結晶シリコン層６上にレジストマスク７ｂ
を形成する。
リコン層４上にＯＮ膜５を形成する。ＯＮ膜５上に第２
の多結晶シリコン層６を２５００Å程度の厚みで形成す
る。第２の多結晶シリコン層６上にレジストマスク７ｂ
を形成する。
【００３５】次に、図６に示すように、写真製版技術を
用いて、ロウ方向（横方向）に一定のピッチで線状にレ
ジストマスク７ｂをパターニングする。そして、レジス
トマスク７ｂを用いて、第２の多結晶シリコン層６、そ
の下層のＯＮ膜５および第１の多結晶シリコン層４を異
方性エッチングする。このように、第１の多結晶シリコ
ン層４は、フローティングゲート４を形成し、第２の多
結晶シリコン層６は、コントロールゲート６を形成する
。
用いて、ロウ方向（横方向）に一定のピッチで線状にレ
ジストマスク７ｂをパターニングする。そして、レジス
トマスク７ｂを用いて、第２の多結晶シリコン層６、そ
の下層のＯＮ膜５および第１の多結晶シリコン層４を異
方性エッチングする。このように、第１の多結晶シリコ
ン層４は、フローティングゲート４を形成し、第２の多
結晶シリコン層６は、コントロールゲート６を形成する
。
【００３６】次に、図７に示すように、メモリセルのド
レイン領域となる領域をレジストマスク７ｃで覆う。レ
ジストマスク７ｃをマスクとして、ソース領域となる領
域に斜め回転注入法を用いて燐（Ｐ）をイオン注入する
。さらに、砒素（Ａｓ）をイオン注入することにより、
ソース領域８を形成する。
レイン領域となる領域をレジストマスク７ｃで覆う。レ
ジストマスク７ｃをマスクとして、ソース領域となる領
域に斜め回転注入法を用いて燐（Ｐ）をイオン注入する
。さらに、砒素（Ａｓ）をイオン注入することにより、
ソース領域８を形成する。
【００３７】次に、図８に示すように、メモリセルのソ
ース領域８をレジストマスク９で覆う。ドレイン領域と
なる領域に、斜め回転注入法を用いてボロン（Ｂ）をイ
オン注入する。さらに、砒素（Ａｓ）をイオン注入する
ことにより、ドレイン領域１０を形成する。このドレイ
ン領域１０に注入する不純物量（ドープ量）によって、
メモリセルのしきい値電圧を容易に制御することができ
る。
ース領域８をレジストマスク９で覆う。ドレイン領域と
なる領域に、斜め回転注入法を用いてボロン（Ｂ）をイ
オン注入する。さらに、砒素（Ａｓ）をイオン注入する
ことにより、ドレイン領域１０を形成する。このドレイ
ン領域１０に注入する不純物量（ドープ量）によって、
メモリセルのしきい値電圧を容易に制御することができ
る。
【００３８】次に、図９に示すように、酸化膜（図示せ
ず）を１５００Å程度の厚みで形成する。異方性エッチ
ングを用いて、フローティングゲート４およびコントロ
ールゲート６の側壁部分にサイドウォール１１を形成す
る。
ず）を１５００Å程度の厚みで形成する。異方性エッチ
ングを用いて、フローティングゲート４およびコントロ
ールゲート６の側壁部分にサイドウォール１１を形成す
る。
【００３９】次に、図１０に示すように、酸化膜１２を
全面に１５００Å程度の厚みで形成する。さらに窒化膜
１３を５００Å程度の厚みで形成する。
全面に１５００Å程度の厚みで形成する。さらに窒化膜
１３を５００Å程度の厚みで形成する。
【００４０】次に、図１１に示すように、ボロン（Ｂ）
と燐（Ｐ）とを含んだ酸化膜を数千Å程度の厚みで形成
し、熱処理およびエッチングを行なうことにより、層間
膜１４を形成する。写真製版技術を用いてレジストマス
ク１５を層間膜１４上の所定領域に形成する。レジスト
マスク１５を用いて、層間膜１４を等方性エッチングす
ることにより、開口部１６にテーパ形状１７をもった層
間膜１４を形成する。その後、図１２に示すように、レ
ジストマスク１５をマスクとして、さらに異方性エッチ
ングを行なうことにより、ドレイン領域１０上に開口部
を設ける。
と燐（Ｐ）とを含んだ酸化膜を数千Å程度の厚みで形成
し、熱処理およびエッチングを行なうことにより、層間
膜１４を形成する。写真製版技術を用いてレジストマス
ク１５を層間膜１４上の所定領域に形成する。レジスト
マスク１５を用いて、層間膜１４を等方性エッチングす
ることにより、開口部１６にテーパ形状１７をもった層
間膜１４を形成する。その後、図１２に示すように、レ
ジストマスク１５をマスクとして、さらに異方性エッチ
ングを行なうことにより、ドレイン領域１０上に開口部
を設ける。
【００４１】最後に、図１３に示すように、上記開口し
たドレイン領域１０上に、電気的に接続するようにチタ
ン１８を５００Å程度の厚みで形成する。そして、アル
ミニウム１９を５０００Å程度の厚みで形成する。写真
製版技術と化学処理を用いて、チタン１８とアルミニウ
ム１９との積層膜をパターニングすることにより、ドレ
イン領域１０と接触するビット線（１８，１９）を形成
する。
たドレイン領域１０上に、電気的に接続するようにチタ
ン１８を５００Å程度の厚みで形成する。そして、アル
ミニウム１９を５０００Å程度の厚みで形成する。写真
製版技術と化学処理を用いて、チタン１８とアルミニウ
ム１９との積層膜をパターニングすることにより、ドレ
イン領域１０と接触するビット線（１８，１９）を形成
する。
【００４２】なお、上記実施例では、図４で説明した製
造プロセスにおいて、多結晶シリコン層４を形成する前
にイオン注入を行なったが、本発明はこれら限らず、ド
レイン領域１０を形成する際のボロン（Ｂ）注入をさら
に高エネルギで行なうことによっても、メモリセルのし
きい値を制御することができる。
造プロセスにおいて、多結晶シリコン層４を形成する前
にイオン注入を行なったが、本発明はこれら限らず、ド
レイン領域１０を形成する際のボロン（Ｂ）注入をさら
に高エネルギで行なうことによっても、メモリセルのし
きい値を制御することができる。
【００４３】
【発明の効果】請求項１にかかる発明によれば、電荷蓄
積電極が電気的に中性な状態で制御電極に電圧を印加し
たときのしきい値電圧を、０ボルト以上で電荷蓄積電極
への電荷の蓄積後のしきい値電圧の１／２以下の範囲内
に設定することにより、データの消去時に不純物領域に
印加すべき電圧が減少されるので、低いソース電圧（不
純物領域への印加電圧）で電圧の消去動作が可能な半導
体記憶装置を提供し得るに至った。
積電極が電気的に中性な状態で制御電極に電圧を印加し
たときのしきい値電圧を、０ボルト以上で電荷蓄積電極
への電荷の蓄積後のしきい値電圧の１／２以下の範囲内
に設定することにより、データの消去時に不純物領域に
印加すべき電圧が減少されるので、低いソース電圧（不
純物領域への印加電圧）で電圧の消去動作が可能な半導
体記憶装置を提供し得るに至った。
【図１】消去電圧印加時間とメモリセルのしきい値電圧
Ｖｔｈとの関係を示した図である。
Ｖｔｈとの関係を示した図である。
【図２】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第１工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第１工程を示した断面図である。
【図３】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第２工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第２工程を示した断面図である。
【図４】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第３工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第３工程を示した断面図である。
【図５】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第４工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第４工程を示した断面図である。
【図６】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第５工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第５工程を示した断面図である。
【図７】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第６工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第６工程を示した断面図である。
【図８】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第７工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第７工程を示した断面図である。
【図９】本発明に従った一実施例のスタックトゲート型
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第８工程を示した断面図である。
フラッシュＥＥＰＲＯＭのメモリセルの製造プロセスの
第８工程を示した断面図である。
【図１０】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第９工程を示した断面図である。
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第９工程を示した断面図である。
【図１１】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１０工程を示した断面図である。
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１０工程を示した断面図である。
【図１２】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１１工程を示した断面図である。
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１１工程を示した断面図である。
【図１３】本発明に従った一実施例のスタックトゲート
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１２工程を示した断面図である。
型フラッシュＥＥＰＲＯＭのメモリセルの製造プロセス
の第１２工程を示した断面図である。
【図１４】従来の不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）の全体構成を示すブロック図である。
Ｍ）の全体構成を示すブロック図である。
【図１５】図１４に示したメモリセルアレイを構成する
メモリセル（半導体記憶素子）を示す断面構造図である
。
メモリセル（半導体記憶素子）を示す断面構造図である
。
１：Ｐ型シリコン半導体基板
２：フィールド酸化膜
３：酸化膜
４：第１の多結晶シリコン層（フローティングゲート）
５：ＯＮ膜 ６：第２の多結晶シリコン層（コントロールゲート）８
：ソース領域 １０：ドレイン領域 １８：チタン １９：アルミニウム なお、各図中、同一符号は同一または相当部分を示す。
５：ＯＮ膜 ６：第２の多結晶シリコン層（コントロールゲート）８
：ソース領域 １０：ドレイン領域 １８：チタン １９：アルミニウム なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】 第１導電型の半導体基板と、前記第１
導電型の半導体基板の主表面上に所定の間隔を隔てて形
成された第２導電型の１対の不純物領域と、前記１対の
不純物領域間に第１絶縁膜を介して形成された電荷蓄積
電極と、前記電荷蓄積電極上に第２の絶縁膜を介して形
成された制御電極とを有し、前記電荷蓄積電極へ電荷を
蓄積し、または、前記電荷蓄積電極から電荷を引抜くこ
とによって電気的にデータの書込または消去を行なう半
導体記憶装置において、前記電荷蓄積電極が電気的に中
性な状態で前記制御電極に電圧を印加したときのしきい
値電圧が、０ボルト以上で、前記電荷蓄積電極への電荷
の蓄積後のしきい値電圧の１／２以下の範囲内に設定さ
れていることを特徴とする、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138136A JP2901785B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138136A JP2901785B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364076A true JPH04364076A (ja) | 1992-12-16 |
| JP2901785B2 JP2901785B2 (ja) | 1999-06-07 |
Family
ID=15214839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138136A Expired - Fee Related JP2901785B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901785B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381697A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-06-11 JP JP3138136A patent/JP2901785B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6381697A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901785B2 (ja) | 1999-06-07 |
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