JPH04364295A - ダイナミックｒａｍコントロール回路装置 - Google Patents
ダイナミックｒａｍコントロール回路装置Info
- Publication number
- JPH04364295A JPH04364295A JP3168921A JP16892191A JPH04364295A JP H04364295 A JPH04364295 A JP H04364295A JP 3168921 A JP3168921 A JP 3168921A JP 16892191 A JP16892191 A JP 16892191A JP H04364295 A JPH04364295 A JP H04364295A
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- JP
- Japan
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- refresh
- ras
- signal
- memory
- bank
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭを用いる場合
に、その動作を制御するＤＲＡＭコントロール回路装置
に関するものである。
に、その動作を制御するＤＲＡＭコントロール回路装置
に関するものである。
【０００２】
【従来の技術】図４は一般的な記憶素子にＤＲＡＭを使
用した場合のシステム構成におけるＤＲＡＭコントロー
ラ（コントロール回路装置）の構成を示すブロックであ
り、マイクロプロセッサユニット（以下、ＭＰＵと称す
）６からの指令を受けてＤＲＡＭ８の動作を制御するも
のであり、またＭＰＵ６とＤＲＡＭ８とはデータバファ
７を介して互いにデータバスで接続されている。ＤＲＡ
Ｍコントローラは主に以下の５つのブロックから構成さ
れている。即ち１はアドレス・マルチプレクス部、２は
リフレッシュ・タイマ部、３はリフレッシュ・アドレス
カウンタ部、４はアービタ部、５はタイミング・ジェネ
レータ部である。以下上記各ブロックの役割等について
説明する。
用した場合のシステム構成におけるＤＲＡＭコントロー
ラ（コントロール回路装置）の構成を示すブロックであ
り、マイクロプロセッサユニット（以下、ＭＰＵと称す
）６からの指令を受けてＤＲＡＭ８の動作を制御するも
のであり、またＭＰＵ６とＤＲＡＭ８とはデータバファ
７を介して互いにデータバスで接続されている。ＤＲＡ
Ｍコントローラは主に以下の５つのブロックから構成さ
れている。即ち１はアドレス・マルチプレクス部、２は
リフレッシュ・タイマ部、３はリフレッシュ・アドレス
カウンタ部、４はアービタ部、５はタイミング・ジェネ
レータ部である。以下上記各ブロックの役割等について
説明する。
【０００３】上記構成においてアドレス・マルチプレク
ス部１は、ＤＲＡＭ８では行アドレスと列アドレスとを
時分割で入力されるため、ＭＰＵ６からのメモリ・アド
レスを行アドレスと列アドレスに切り替えるアドレス・
マルチプレクス機能を受け持つ。またリフレッシュ・タ
イマ２はＤＲＡＭ８を一定間隔でリフレッシュするため
のタイマ機能を果たし、現在最も多く使用されている１
ＭビットＤＲＡＭでは、８ｍｓの間に５１２アドレスを
リフレッシュする。またリフレッシュ・アドレス・カウ
ンタ３はリフレッシュ・アドレスを与えるためのカウン
タ機能を果たし、１ＭビットＤＲＡＭでは５１２アドレ
ス必要であるから、９ビットのカウンタ構成となってい
る。例えば／ＲＡＳオンリ・リフレッシュは、リフレッ
シュするアドレスを外部から与える必要があるため、こ
のカウンタ機能が必要となる。しかし、２５６Ｋビット
以上のＤＲＡＭには、このリフレッシュ・アドレス・カ
ウンタが内蔵されており、それを使うこともできる。こ
の内蔵型のカウンタを使用する場合は、／ＣＡＳビフォ
ア／ＲＡＳリフレッシュを行なう。この方式のリフレッ
シュを用いると、当然のことながらＤＲＡＭコントロー
ラにはリフレッシュ・アドレス・カウンタは不要となる
。
ス部１は、ＤＲＡＭ８では行アドレスと列アドレスとを
時分割で入力されるため、ＭＰＵ６からのメモリ・アド
レスを行アドレスと列アドレスに切り替えるアドレス・
マルチプレクス機能を受け持つ。またリフレッシュ・タ
イマ２はＤＲＡＭ８を一定間隔でリフレッシュするため
のタイマ機能を果たし、現在最も多く使用されている１
ＭビットＤＲＡＭでは、８ｍｓの間に５１２アドレスを
リフレッシュする。またリフレッシュ・アドレス・カウ
ンタ３はリフレッシュ・アドレスを与えるためのカウン
タ機能を果たし、１ＭビットＤＲＡＭでは５１２アドレ
ス必要であるから、９ビットのカウンタ構成となってい
る。例えば／ＲＡＳオンリ・リフレッシュは、リフレッ
シュするアドレスを外部から与える必要があるため、こ
のカウンタ機能が必要となる。しかし、２５６Ｋビット
以上のＤＲＡＭには、このリフレッシュ・アドレス・カ
ウンタが内蔵されており、それを使うこともできる。こ
の内蔵型のカウンタを使用する場合は、／ＣＡＳビフォ
ア／ＲＡＳリフレッシュを行なう。この方式のリフレッ
シュを用いると、当然のことながらＤＲＡＭコントロー
ラにはリフレッシュ・アドレス・カウンタは不要となる
。
【０００４】さらにアービタ４はＭＰＵ６からのメモリ
・アクセス要求と、リフレッシュ・タイマ２からのリフ
レッシュ要求が競合した場合に、どちらの要求を優先さ
せるかの裁定を行う。またタイミング・ジェネレータ５
はメモリ・アクセス時あるいはリフレッシュ時に、その
各々の時のＤＲＡＭ８の要求するタイミングを満足する
ように行アドレス・ストローブ信号／ＲＡＳ、列アドレ
ス・ストローブ信号／ＣＡＳ、ライト信号／Ｗを作り出
す機能を果たす。
・アクセス要求と、リフレッシュ・タイマ２からのリフ
レッシュ要求が競合した場合に、どちらの要求を優先さ
せるかの裁定を行う。またタイミング・ジェネレータ５
はメモリ・アクセス時あるいはリフレッシュ時に、その
各々の時のＤＲＡＭ８の要求するタイミングを満足する
ように行アドレス・ストローブ信号／ＲＡＳ、列アドレ
ス・ストローブ信号／ＣＡＳ、ライト信号／Ｗを作り出
す機能を果たす。
【０００５】ＤＲＡＭはスタティックＲＡＭ（以下、Ｓ
ＲＡＭと称す）と比べると安価であるため、メモリ容量
を多く必要とするシステムに多く使われている。例えば
、１６ビットのデータバス幅のＭＰＵに、１ＭビットＤ
ＲＡＭの×１構成のものを使用すると、１６個のＤＲＡ
Ｍを必要とすることになり、メモリ空間は２Ｍｂｙｔｅ
（１６Ｍｂｉｔ ）に相当する。この２Ｍｂｙｔｅのメ
モリをアクセスするためには、アドレス空間としては２
２０（Ａ０〜Ａ１９）必要とする。これに対し一般のＭ
ＰＵのアドレス空間は更に多く２２３（Ａ０〜Ａ２２）
程度ある。このアドレス空間を全てメモリに割りつける
とメモリ空間は１６Ｍｂｙｔｅに相当する。
ＲＡＭと称す）と比べると安価であるため、メモリ容量
を多く必要とするシステムに多く使われている。例えば
、１６ビットのデータバス幅のＭＰＵに、１ＭビットＤ
ＲＡＭの×１構成のものを使用すると、１６個のＤＲＡ
Ｍを必要とすることになり、メモリ空間は２Ｍｂｙｔｅ
（１６Ｍｂｉｔ ）に相当する。この２Ｍｂｙｔｅのメ
モリをアクセスするためには、アドレス空間としては２
２０（Ａ０〜Ａ１９）必要とする。これに対し一般のＭ
ＰＵのアドレス空間は更に多く２２３（Ａ０〜Ａ２２）
程度ある。このアドレス空間を全てメモリに割りつける
とメモリ空間は１６Ｍｂｙｔｅに相当する。
【０００６】図５はこの場合のシステム構成図を示すブ
ロック図であり、１６個のＤＲＡＭを１つのブロックと
してこれが２Ｍｂｙｔｅに相当する。このブロックが全
部で８個あるので、メモリ空間は合計１６Ｍｂｙｔｅと
なる。このブロックの１つのかたまりをバンクという。 つまりこのシステム例では０から８まで８バンクあるこ
とになる。このシステムにおいてのＤＲＡＭコントロー
ラ部は、１Ｍ×１のＤＲＡＭを使用しているので、Ａ０
〜Ａ１９のアドレスをマルチプレクスしている。また、
ＲＡＳ出力が８個のバンク個々（／ＲＡＳ０〜／ＲＡＳ
７）にあり、ＲＡＳセレクタ９によりアドレスＡ２０〜
Ａ２２うちの３本のアドレスによりどれか１つの／ＲＡ
Ｓ出力が選択され、特定のバンクのメモリがアクセスさ
れることになる。また、リフレッシュタイマ２により定
期的に行われるリフレッシュ時は、ＲＡＳセレクタ９に
より／ＲＡＳ０〜／ＲＡＳ７同時に行アドレス・ストロ
ーブ信号ＲＡＳ信号が出力され、全メモリが同時にリフ
レッシュされることとなる。
ロック図であり、１６個のＤＲＡＭを１つのブロックと
してこれが２Ｍｂｙｔｅに相当する。このブロックが全
部で８個あるので、メモリ空間は合計１６Ｍｂｙｔｅと
なる。このブロックの１つのかたまりをバンクという。 つまりこのシステム例では０から８まで８バンクあるこ
とになる。このシステムにおいてのＤＲＡＭコントロー
ラ部は、１Ｍ×１のＤＲＡＭを使用しているので、Ａ０
〜Ａ１９のアドレスをマルチプレクスしている。また、
ＲＡＳ出力が８個のバンク個々（／ＲＡＳ０〜／ＲＡＳ
７）にあり、ＲＡＳセレクタ９によりアドレスＡ２０〜
Ａ２２うちの３本のアドレスによりどれか１つの／ＲＡ
Ｓ出力が選択され、特定のバンクのメモリがアクセスさ
れることになる。また、リフレッシュタイマ２により定
期的に行われるリフレッシュ時は、ＲＡＳセレクタ９に
より／ＲＡＳ０〜／ＲＡＳ７同時に行アドレス・ストロ
ーブ信号ＲＡＳ信号が出力され、全メモリが同時にリフ
レッシュされることとなる。
【０００７】ところでＤＲＡＭはトランジスタとキャパ
シタにより構成されているので、動作時の電源電流はキ
ャパシタの充放電による急峻な過渡電流が流れる。動作
時の電源電流ＩＣＣの波形を図６に示す。この図に示す
ように、特に／ＲＡＳが“Ｌ”になると約１００ｍＡ程
度の過渡電流が流れる。図５のシステムで考えると、通
常のリード／ライトで１６個のＤＲＡＭが同時にアクセ
スされるので、システム全体で流れる過渡電流は更に多
く流れる。
シタにより構成されているので、動作時の電源電流はキ
ャパシタの充放電による急峻な過渡電流が流れる。動作
時の電源電流ＩＣＣの波形を図６に示す。この図に示す
ように、特に／ＲＡＳが“Ｌ”になると約１００ｍＡ程
度の過渡電流が流れる。図５のシステムで考えると、通
常のリード／ライトで１６個のＤＲＡＭが同時にアクセ
スされるので、システム全体で流れる過渡電流は更に多
く流れる。
【０００８】また、この過渡電流は通常のリード／ライ
ト以外にリフレッシュ時にも同様に流れる。即ち図に示
すシステム例のようにバンクを複数にしメモリ空間を多
くとる場合、リフレッシュ時には全メモリが同時にリフ
レッシュされるので、図７に示すようにリード／ライト
時よりさらに多くの過渡電流（ＩＣＣ（合計））が流れ
てしまう。
ト以外にリフレッシュ時にも同様に流れる。即ち図に示
すシステム例のようにバンクを複数にしメモリ空間を多
くとる場合、リフレッシュ時には全メモリが同時にリフ
レッシュされるので、図７に示すようにリード／ライト
時よりさらに多くの過渡電流（ＩＣＣ（合計））が流れ
てしまう。
【０００９】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭコントロール回路装置は以上のように構成されてお
り、図６によると、リード／ライト時さらにはリフレッ
シュ時に５０ｎｓ程度の立ち上がり時間に約１００ｍＡ
程度過渡電流が流れており、この電流ピークにより数１
０ＭＨＺの高周波の電源ノイズが発生する。この電源ノ
イズにより発生する電源ラインのスパイク電圧は、
ＡＭコントロール回路装置は以上のように構成されてお
り、図６によると、リード／ライト時さらにはリフレッ
シュ時に５０ｎｓ程度の立ち上がり時間に約１００ｍＡ
程度過渡電流が流れており、この電流ピークにより数１
０ＭＨＺの高周波の電源ノイズが発生する。この電源ノ
イズにより発生する電源ラインのスパイク電圧は、
【０
０１０】
０１０】
【数１】
【００１１】で表される。そしてこのスパイク電圧によ
り電源電圧が急峻に変動することによりメモリの誤動作
を引き起こすという問題点があった。特にリフレッシュ
時には過渡電流のピーク値が非常に高くなるため、この
スパイク電圧値も非常に大きくなり、メモリの誤動作を
引き起こしやすくなる。
り電源電圧が急峻に変動することによりメモリの誤動作
を引き起こすという問題点があった。特にリフレッシュ
時には過渡電流のピーク値が非常に高くなるため、この
スパイク電圧値も非常に大きくなり、メモリの誤動作を
引き起こしやすくなる。
【００１２】この発明は上記のような問題点を解決する
ためになされたもので、特にリフレッシュ時の過渡的な
電源電流を低減でき、かつ高周波の電源ノイズが発生し
にくいダイナミックＲＡＭコントロール回路装置を得る
ことを目的とする。
ためになされたもので、特にリフレッシュ時の過渡的な
電源電流を低減でき、かつ高周波の電源ノイズが発生し
にくいダイナミックＲＡＭコントロール回路装置を得る
ことを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るＤＲＡＭ
コントローラ回路装置は、各メモリバンクに対応した各
リフレッシュ信号を遅延させる遅延手段を設け、あるい
はリフレッシュタイマから、各メモリバンクに対応する
リフレッシュ要求信号を独立して出力し、各バンクのメ
モリのリフレッシュに時間差を設けたものである。
コントローラ回路装置は、各メモリバンクに対応した各
リフレッシュ信号を遅延させる遅延手段を設け、あるい
はリフレッシュタイマから、各メモリバンクに対応する
リフレッシュ要求信号を独立して出力し、各バンクのメ
モリのリフレッシュに時間差を設けたものである。
【００１４】
【作用】この発明においては、各メモリバンクに対応し
た各リフレッシュ信号を遅延させる遅延手段を設け各メ
モリバンクに供給し、各バンクのメモリのリフレッシュ
に時間差を設けたから、あるいはリフレッシュタイマか
ら各メモリバンクに対応するリフレッシュ要求信号を時
間的に重ならないように独立して出力するようにしたか
ら、リフレッシュ時に発生する電源電流の過渡電流が分
散されて減少し、高周波の電源ノイズの発生が抑えられ
る。
た各リフレッシュ信号を遅延させる遅延手段を設け各メ
モリバンクに供給し、各バンクのメモリのリフレッシュ
に時間差を設けたから、あるいはリフレッシュタイマか
ら各メモリバンクに対応するリフレッシュ要求信号を時
間的に重ならないように独立して出力するようにしたか
ら、リフレッシュ時に発生する電源電流の過渡電流が分
散されて減少し、高周波の電源ノイズの発生が抑えられ
る。
【００１５】
【実施例】図１はこの発明の一実施例によるＤＲＡＭコ
ントローラ回路装置の一部構成図で、図５に示すタイミ
ング・ジェネレータ５及びＲＡＳセレクタ部９の部分に
相当するものである。図において、１０はメモリアクセ
スタイミングジェネレータ部で、リード／ライト時の／
ＲＡＳ及び／ＣＡＳの信号が生成される。上位のアドレ
ス（例ではＡ２０〜Ａ２２の３本）で選択された／ＲＡ
Ｓ出力（例では／ＲＡＳ０〜／ＲＡＳ７のどれか一本）
に／ＲＡＳ信号が出力される。
ントローラ回路装置の一部構成図で、図５に示すタイミ
ング・ジェネレータ５及びＲＡＳセレクタ部９の部分に
相当するものである。図において、１０はメモリアクセ
スタイミングジェネレータ部で、リード／ライト時の／
ＲＡＳ及び／ＣＡＳの信号が生成される。上位のアドレ
ス（例ではＡ２０〜Ａ２２の３本）で選択された／ＲＡ
Ｓ出力（例では／ＲＡＳ０〜／ＲＡＳ７のどれか一本）
に／ＲＡＳ信号が出力される。
【００１６】また１１はリフレッシュタイミングジェネ
レータ部であり、リフレッシュタイマ２からのリフレッ
シュ要求によりリフレッシュ用の／ＲＡＳ，／ＣＡＳの
信号（／ＲＡＳオンリーリフレッシュあるいは／ＣＡＳ
ビフォア／ＲＡＳリフレッシュ）が生成され、全／ＲＡ
Ｓ出力及び／ＣＡＳ出力に信号が出力され、全メモリを
同時にリフレッシュを行う。１２はリフレッシュ時に発
生する／ＲＡＳ信号を各／ＲＡＳ出力に出力する部分に
設けられた遅延回路である。また１３は上記上位アドレ
ス（Ａ２０〜Ａ２２の３本）を入力とするアドレスデコ
ーダである。
レータ部であり、リフレッシュタイマ２からのリフレッ
シュ要求によりリフレッシュ用の／ＲＡＳ，／ＣＡＳの
信号（／ＲＡＳオンリーリフレッシュあるいは／ＣＡＳ
ビフォア／ＲＡＳリフレッシュ）が生成され、全／ＲＡ
Ｓ出力及び／ＣＡＳ出力に信号が出力され、全メモリを
同時にリフレッシュを行う。１２はリフレッシュ時に発
生する／ＲＡＳ信号を各／ＲＡＳ出力に出力する部分に
設けられた遅延回路である。また１３は上記上位アドレ
ス（Ａ２０〜Ａ２２の３本）を入力とするアドレスデコ
ーダである。
【００１７】次に動作について説明する。この回路での
リフレッシュ時のＲＡＳ出力及びその時の電源電流の波
形を図２に示す。リフレッシュタイマ２からのリフレッ
シュ要求によりリフレッシュタイミングジェネレータ部
１１でリフレッシュ用の／ＲＡＳ，／ＣＡＳの信号が生
成され、各ＲＡＳセレクタ９により／ＲＡＳ０〜／ＲＡ
Ｓ７に行アドレス・ストローブ信号ＲＡＳ信号が出力さ
れるが、遅延回路１２により、各ＲＡＳ出力には／ＲＡ
Ｓ信号が遅延回路１２で設定された分の遅延時間の間隔
を保ち出力されるので、ＲＡＳ信号により各バンクに発
生する電源電流のピーク電流には時間のずれが生じ、シ
ステムトータルで発生する電源電流のピーク電流は相乗
されることはなく分散され、ピーク値は高くはならない
。従って、この時のピーク電流は１個のメモリバンクを
アクセスした時とほぼ同じ程度となり、リフレッシュ時
に発生する電源ノイズのスパイク電圧はメモリをアクセ
スした時と変わらず、リフレッシュ時のメモリの誤動作
の割合を低く抑えることができる。
リフレッシュ時のＲＡＳ出力及びその時の電源電流の波
形を図２に示す。リフレッシュタイマ２からのリフレッ
シュ要求によりリフレッシュタイミングジェネレータ部
１１でリフレッシュ用の／ＲＡＳ，／ＣＡＳの信号が生
成され、各ＲＡＳセレクタ９により／ＲＡＳ０〜／ＲＡ
Ｓ７に行アドレス・ストローブ信号ＲＡＳ信号が出力さ
れるが、遅延回路１２により、各ＲＡＳ出力には／ＲＡ
Ｓ信号が遅延回路１２で設定された分の遅延時間の間隔
を保ち出力されるので、ＲＡＳ信号により各バンクに発
生する電源電流のピーク電流には時間のずれが生じ、シ
ステムトータルで発生する電源電流のピーク電流は相乗
されることはなく分散され、ピーク値は高くはならない
。従って、この時のピーク電流は１個のメモリバンクを
アクセスした時とほぼ同じ程度となり、リフレッシュ時
に発生する電源ノイズのスパイク電圧はメモリをアクセ
スした時と変わらず、リフレッシュ時のメモリの誤動作
の割合を低く抑えることができる。
【００１８】このように本実施例によれば、リフレッシ
ュタイミングジェネレータ部１１で生成されたリフレッ
シュ用の／ＲＡＳ，／ＣＡＳの信号を遅延回路１２を設
けて、各ＲＡＳ出力に遅延回路１２で設定された分の遅
延時間の間隔を保ち出力するようにしたから、ＲＡＳ信
号により各バンクに発生する電源電流のピーク電流に時
間のずれが生じ、システムトータルで発生する電源電流
のピーク電流は分散され、従って電源ノイズのスパイク
電圧の発生を抑えることができる。
ュタイミングジェネレータ部１１で生成されたリフレッ
シュ用の／ＲＡＳ，／ＣＡＳの信号を遅延回路１２を設
けて、各ＲＡＳ出力に遅延回路１２で設定された分の遅
延時間の間隔を保ち出力するようにしたから、ＲＡＳ信
号により各バンクに発生する電源電流のピーク電流に時
間のずれが生じ、システムトータルで発生する電源電流
のピーク電流は分散され、従って電源ノイズのスパイク
電圧の発生を抑えることができる。
【００１９】なお上記実施例では、リフレッシュタイマ
２によるリフレッシュ要求により同時にリフレッシュを
行う時に各メモリバンクに出力される／ＲＡＳ信号に時
間差を持たせることにより電源電流の過渡電流が重なら
ないようにしたが、図３に示すようにリフレッシュタイ
マ２に各バンク毎にリフレッシュリクエスト０〜７を設
け、リフレッシュリクエスト０〜７が別々に発生するよ
うに構成したリフレッシュタイマ１４を用いて、各バン
クのリフレッシュを別々に実行するようにしてもよく同
様の効果が得られる。
２によるリフレッシュ要求により同時にリフレッシュを
行う時に各メモリバンクに出力される／ＲＡＳ信号に時
間差を持たせることにより電源電流の過渡電流が重なら
ないようにしたが、図３に示すようにリフレッシュタイ
マ２に各バンク毎にリフレッシュリクエスト０〜７を設
け、リフレッシュリクエスト０〜７が別々に発生するよ
うに構成したリフレッシュタイマ１４を用いて、各バン
クのリフレッシュを別々に実行するようにしてもよく同
様の効果が得られる。
【００２０】
【発明の効果】以上のように、本発明に係るＤＲＡＭコ
ントローラ回路装置によれば、各メモリバンクに対応し
た各リフレッシュ信号を遅延させる遅延手段を設け各メ
モリバンクに供給し、各バンクのメモリのリフレッシュ
に時間差を設けたから、あるいはリフレッシュタイマか
ら各メモリバンクに対応するリフレッシュ要求信号を時
間的に重ならないように独立して出力するようにしたか
ら、リフレッシュ時に発生する電源電流の過渡電流が分
散されて減少し、高周波の電源ノイズが発生しにくくメ
モリの誤動作を起こしにくい高信頼性のＤＲＡＭコント
ローラ回路装置を得ることができるという効果がある。
ントローラ回路装置によれば、各メモリバンクに対応し
た各リフレッシュ信号を遅延させる遅延手段を設け各メ
モリバンクに供給し、各バンクのメモリのリフレッシュ
に時間差を設けたから、あるいはリフレッシュタイマか
ら各メモリバンクに対応するリフレッシュ要求信号を時
間的に重ならないように独立して出力するようにしたか
ら、リフレッシュ時に発生する電源電流の過渡電流が分
散されて減少し、高周波の電源ノイズが発生しにくくメ
モリの誤動作を起こしにくい高信頼性のＤＲＡＭコント
ローラ回路装置を得ることができるという効果がある。
【図１】本発明の一実施例によるＤＲＡＭコントローラ
回路装置の一部ブロック図。
回路装置の一部ブロック図。
【図２】本発明の一実施例によるＤＲＡＭコントローラ
回路装置の動作を示すタイミング図。
回路装置の動作を示すタイミング図。
【図３】本発明の他の実施例によるＤＲＡＭコントロー
ラ回路装置の一部ブロック図。
ラ回路装置の一部ブロック図。
【図４】一般的なＤＲＡＭコントローラを備えたブロッ
ク構成図。
ク構成図。
【図５】一般的なＤＲＡＭコントローラを備えたシステ
ム構成図。
ム構成図。
【図６】従来のＤＲＡＭコントローラを備えたシステム
での電源電流の過渡時の波形図。
での電源電流の過渡時の波形図。
【図７】従来例のＤＲＡＭコントローラ回路装置を備え
たシステムの動作を示すタイミング図。
たシステムの動作を示すタイミング図。
１ アドレスマルチプレクサ
２，１４ リフレッシュタイマ
４ アービタ
５ タイミングジェネレータ
６ ＭＰＵ
８ ＤＲＡＭ
１０ アドレスデコーダ
１１ リフレッシュタイミングジェネレータ１２
遅延回路
遅延回路
Claims (2)
- 【請求項１】 複数のメモリバンクの動作を制御し、
リフレッシュ要求信号を出力するリフレッシュタイマと
、上記リフレッシュ要求信号を受けてリフレッシュ信号
を生成するリフレッシュ信号生成回路とを有し、上記リ
フレッシュ信号により上記複数のメモリバンクが同時に
リフレッシュ動作を行うダイナミックＲＡＭコントロー
ラ回路装置において、上記リフレッシュ信号を入力とし
、各メモリバンクに対応した各リフレッシュ信号を遅延
させて各メモリバンクに供給する遅延手段を備えたこと
を特徴とするダイナミックＲＡＭコントロール回路装置
。 - 【請求項２】 複数のメモリバンクの動作を制御し、
リフレッシュ要求信号を出力するリフレッシュタイマと
、上記リフレッシュ要求信号を受けてリフレッシュ信号
を生成するリフレッシュ信号生成回路とを有し、上記リ
フレッシュ信号により上記複数のメモリバンクが同時に
リフレッシュ動作を行うダイナミックＲＡＭコントロー
ラ回路装置において、上記リフレッシュタイマは、上記
各メモリバンクに対応するリフレッシュ要求信号を独立
して出力するものであることを特徴とするダイナミック
ＲＡＭコントロール回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168921A JPH04364295A (ja) | 1991-06-11 | 1991-06-11 | ダイナミックｒａｍコントロール回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168921A JPH04364295A (ja) | 1991-06-11 | 1991-06-11 | ダイナミックｒａｍコントロール回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364295A true JPH04364295A (ja) | 1992-12-16 |
Family
ID=15877026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168921A Pending JPH04364295A (ja) | 1991-06-11 | 1991-06-11 | ダイナミックｒａｍコントロール回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628559B2 (en) | 2001-04-13 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having refreshing function |
| US8908461B2 (en) | 2012-04-17 | 2014-12-09 | Samsung Electronics Co., Ltd. | Refresh circuit in semiconductor memory device |
-
1991
- 1991-06-11 JP JP3168921A patent/JPH04364295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628559B2 (en) | 2001-04-13 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having refreshing function |
| US8908461B2 (en) | 2012-04-17 | 2014-12-09 | Samsung Electronics Co., Ltd. | Refresh circuit in semiconductor memory device |
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