JPH04366471A - Ｍスクランブル回路 - Google Patents
Ｍスクランブル回路Info
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- JPH04366471A JPH04366471A JP16739191A JP16739191A JPH04366471A JP H04366471 A JPH04366471 A JP H04366471A JP 16739191 A JP16739191 A JP 16739191A JP 16739191 A JP16739191 A JP 16739191A JP H04366471 A JPH04366471 A JP H04366471A
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- signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号のチャ
ンネル・コーディング等に用いられるＭスクランブル回
路に関し、特にパーシャル・レスポンス・クラスＩＶ方
式で記録再生されるディジタルＶＴＲのチャンネル・コ
ーディングに用いられるＭスクランブル回路に関する。
ンネル・コーディング等に用いられるＭスクランブル回
路に関し、特にパーシャル・レスポンス・クラスＩＶ方
式で記録再生されるディジタルＶＴＲのチャンネル・コ
ーディングに用いられるＭスクランブル回路に関する。
【０００２】
【従来の技術】ディジタルＶＴＲ等のディジタル磁気記
録の変調方式として、クランブルド・ＮＲＺ方式を用い
るときには、記録信号の低域成分が制限されていないた
め、波形特性やオーバーライト特性に問題がある。そこ
で、本件出願人は先に、特開平２−９６９８２号公報に
開示したように、互いに異なる複数の位相のＭ系列（疑
似乱数）信号を用意し、これらのＭ系列信号でスクラン
ブルした信号の内で低域成分の少ないものに対応するＭ
系列信号を選択するようなアダプティブ・Ｍスクランブ
ル方式を提案している。
録の変調方式として、クランブルド・ＮＲＺ方式を用い
るときには、記録信号の低域成分が制限されていないた
め、波形特性やオーバーライト特性に問題がある。そこ
で、本件出願人は先に、特開平２−９６９８２号公報に
開示したように、互いに異なる複数の位相のＭ系列（疑
似乱数）信号を用意し、これらのＭ系列信号でスクラン
ブルした信号の内で低域成分の少ないものに対応するＭ
系列信号を選択するようなアダプティブ・Ｍスクランブ
ル方式を提案している。
【０００３】このアダプティブ・Ｍスクランブル方式に
ついて図６を参照しながら簡単に説明する。図６におい
て、入力端子１からの入力データ信号は、ＥＸ−ＯＲ（
排他的論理和）回路あるいは ｍｏｄ２の（２を法とす
る）加算器２ａ〜２ｄにそれぞれ供給される。入力端子
３を介して所定の同期ブロックに関連したリセット信号
がＭ系列（乱数乱数）信号発生回路４に供給される。こ
のＭ系列信号発生回路４からは位相の異なる４個のＭ系
列信号が出力され、それらが加算器２ａ〜２ｄへそれぞ
れ供給される。これらの各加算器２ａ〜２ｄからの各出
力信号（生成系列）はそれぞれの信号中のランレングス
やＤＳＶ（ディジタル・サム・ヴァリュー）等を計測す
る計測回路５に送られると共に、各バッファ・メモリ６
ａ〜６ｄにそれぞれ送られる。計測回路５では、上記各
出力信号中で同期ブロック内の最長ランレングスが一番
短いもの、及び／又は最大ＤＳＶが一番小さいものが判
別される。各バッファ・メモリ６ａ〜６ｄからの出力信
号はそれぞれ切換スイッチ７の被選択端子ａ〜ｄに送ら
れ、計測回路５での判別結果に基づいて最良の系の信号
が選択されて取り出される。切換スイッチ７からの出力
信号は、記録データ生成回路８に送られ、この記録デー
タ生成回路８において計測回路５で判別されたＭ系列信
号を表す識別情報（以下ＩＤという）やＳＹＮＣ（同期
）情報等が付加され、出力端子９より取り出される。
ついて図６を参照しながら簡単に説明する。図６におい
て、入力端子１からの入力データ信号は、ＥＸ−ＯＲ（
排他的論理和）回路あるいは ｍｏｄ２の（２を法とす
る）加算器２ａ〜２ｄにそれぞれ供給される。入力端子
３を介して所定の同期ブロックに関連したリセット信号
がＭ系列（乱数乱数）信号発生回路４に供給される。こ
のＭ系列信号発生回路４からは位相の異なる４個のＭ系
列信号が出力され、それらが加算器２ａ〜２ｄへそれぞ
れ供給される。これらの各加算器２ａ〜２ｄからの各出
力信号（生成系列）はそれぞれの信号中のランレングス
やＤＳＶ（ディジタル・サム・ヴァリュー）等を計測す
る計測回路５に送られると共に、各バッファ・メモリ６
ａ〜６ｄにそれぞれ送られる。計測回路５では、上記各
出力信号中で同期ブロック内の最長ランレングスが一番
短いもの、及び／又は最大ＤＳＶが一番小さいものが判
別される。各バッファ・メモリ６ａ〜６ｄからの出力信
号はそれぞれ切換スイッチ７の被選択端子ａ〜ｄに送ら
れ、計測回路５での判別結果に基づいて最良の系の信号
が選択されて取り出される。切換スイッチ７からの出力
信号は、記録データ生成回路８に送られ、この記録デー
タ生成回路８において計測回路５で判別されたＭ系列信
号を表す識別情報（以下ＩＤという）やＳＹＮＣ（同期
）情報等が付加され、出力端子９より取り出される。
【０００４】このようなアダプティブ・Ｍスクランブル
方式は、例えばディジタルＶＴＲにおけるディジタル信
号記録のためのチャンネル・コーディングに適用される
。図７は、ディジタルＶＴＲの一般的な構成を示すブロ
ック回路図であり、同図（ａ）は記録側の構成、同図（
ｂ）は再生側の構成をそれぞれ示す。
方式は、例えばディジタルＶＴＲにおけるディジタル信
号記録のためのチャンネル・コーディングに適用される
。図７は、ディジタルＶＴＲの一般的な構成を示すブロ
ック回路図であり、同図（ａ）は記録側の構成、同図（
ｂ）は再生側の構成をそれぞれ示す。
【０００５】図７（ａ）において、例えばＮＴＳＣ方式
のビデオ信号が入力端子１１に供給されると、このビデ
オ信号はＡ／Ｄ変換器１２でディジタル化され、回路１
３でビットリダクションされる。さらにＥＣＣエンコー
ダ１４でエラー訂正のためのパリティコード（誤り訂正
符号）等の付加が行われた後、チャンネルコーダ１５で
テープヘッド系の特性に対応したデータ列に変換される
。このデータ列は加算器１６へ供給され、ＳＹＮＣ（同
期）発生回路１７からの同期コードが上記データ列に付
加される。そして、それが記録アンプ１８を介して記録
用データとして記録ヘッド１９は供給されてテープ２０
に記録される。
のビデオ信号が入力端子１１に供給されると、このビデ
オ信号はＡ／Ｄ変換器１２でディジタル化され、回路１
３でビットリダクションされる。さらにＥＣＣエンコー
ダ１４でエラー訂正のためのパリティコード（誤り訂正
符号）等の付加が行われた後、チャンネルコーダ１５で
テープヘッド系の特性に対応したデータ列に変換される
。このデータ列は加算器１６へ供給され、ＳＹＮＣ（同
期）発生回路１７からの同期コードが上記データ列に付
加される。そして、それが記録アンプ１８を介して記録
用データとして記録ヘッド１９は供給されてテープ２０
に記録される。
【０００６】また、再生時には、図７（ｂ）において、
テープ２０から再生ヘッド２１で再生された信号は、再
生アンプ２２を通してイコライザ２３に供給され、所定
のイコライジング処理が施された後、クロック再生回路
２４に供給されてデータ及び伝送クロックの再生が行わ
れる。この再生されたデータ列が上述の記録側のチャン
ネルコーダ１５と逆の変換を行うチャンネルデコーダ２
５及びＳＹＮＣ検出回路２５ａに供給されて上述のパリ
ティコードを用いてエラー訂正が行われる。このエラー
訂正された信号はＥＣＣデコーダ２６、ビットリダクシ
ョンのデコーダ２７を介してＤ／Ａ変換器２８に送られ
、アナログ変換されたビデオ信号が出力端子２９から取
り出される。
テープ２０から再生ヘッド２１で再生された信号は、再
生アンプ２２を通してイコライザ２３に供給され、所定
のイコライジング処理が施された後、クロック再生回路
２４に供給されてデータ及び伝送クロックの再生が行わ
れる。この再生されたデータ列が上述の記録側のチャン
ネルコーダ１５と逆の変換を行うチャンネルデコーダ２
５及びＳＹＮＣ検出回路２５ａに供給されて上述のパリ
ティコードを用いてエラー訂正が行われる。このエラー
訂正された信号はＥＣＣデコーダ２６、ビットリダクシ
ョンのデコーダ２７を介してＤ／Ａ変換器２８に送られ
、アナログ変換されたビデオ信号が出力端子２９から取
り出される。
【０００７】このようなディジタルＶＴＲの構成におい
て、チャンネルコーダ１５及び加算器１６の部分に、上
述した図６のアダプティブ・Ｍスクランブル回路が用い
られる。また、再生側のチャンネルデコーダ２５の部分
には、上記アダプティブ・Ｍスクランブルを解く（デス
クランブルする）ための構成が用いられる。
て、チャンネルコーダ１５及び加算器１６の部分に、上
述した図６のアダプティブ・Ｍスクランブル回路が用い
られる。また、再生側のチャンネルデコーダ２５の部分
には、上記アダプティブ・Ｍスクランブルを解く（デス
クランブルする）ための構成が用いられる。
【０００８】
【発明が解決しようとする課題】ところで、上述したよ
うなＭスクランブル回路では、どのＭ系列信号を選択し
たかを識別するための識別情報（ＩＤ）を付加している
が、このＩＤがノイズ等でエラーとなると、再生時に正
しいＭ系列が選択できなくなり、正確な記録再生が行え
なくなる。これを防ぐために、上記ＩＤにパリティを付
加することが考えられる。
うなＭスクランブル回路では、どのＭ系列信号を選択し
たかを識別するための識別情報（ＩＤ）を付加している
が、このＩＤがノイズ等でエラーとなると、再生時に正
しいＭ系列が選択できなくなり、正確な記録再生が行え
なくなる。これを防ぐために、上記ＩＤにパリティを付
加することが考えられる。
【０００９】しかしながら、パーシャル・レスポンス・
クラスＩＶを採用するディジタル信号記録再生系におい
ては、記録側にプリコーダが必要とされることから、こ
のプリコード処理と上記パリティ付加との間に相互干渉
が生じないように配慮する必要がある。
クラスＩＶを採用するディジタル信号記録再生系におい
ては、記録側にプリコーダが必要とされることから、こ
のプリコード処理と上記パリティ付加との間に相互干渉
が生じないように配慮する必要がある。
【００１０】ここでパーシャル・レスポンスとは、伝送
路（あるいは記録媒体）の伝達特性による符号間干渉を
積極的に利用して、符号のスペクトラムを整形する方式
のことであり、パーシャル・レスポンス・クラスＩＶに
は、ＮＲＺＩ符号、インターリーブドＮＲＺＩ符号等が
属している。プリコーダは、入力データを再生時（識別
時）の符号誤りの伝播を避けるめに中間系列に変換する
ためのものであり、例えば図８に示すように、ＥＸ−Ｏ
Ｒ（排他的論理和）回路８１からの出力を２段のラッチ
回路８２、８３を介してＥＸ−ＯＲ回路８１にフィード
バックするような構成を有している。この回路の伝達特
性は、〔１／（１＋Ｄ）２ 〕ｍｏｄ ２ の式で表さ
れる。
路（あるいは記録媒体）の伝達特性による符号間干渉を
積極的に利用して、符号のスペクトラムを整形する方式
のことであり、パーシャル・レスポンス・クラスＩＶに
は、ＮＲＺＩ符号、インターリーブドＮＲＺＩ符号等が
属している。プリコーダは、入力データを再生時（識別
時）の符号誤りの伝播を避けるめに中間系列に変換する
ためのものであり、例えば図８に示すように、ＥＸ−Ｏ
Ｒ（排他的論理和）回路８１からの出力を２段のラッチ
回路８２、８３を介してＥＸ−ＯＲ回路８１にフィード
バックするような構成を有している。この回路の伝達特
性は、〔１／（１＋Ｄ）２ 〕ｍｏｄ ２ の式で表さ
れる。
【００１１】従って、パーシャル・レスポンス・クラス
ＩＶを用いるシステムにおいて、上記アダプティブ・Ｍ
スクランブル方式を実現しようとすると、ラッチ回路８
２、８３に前のデータが記憶されているため、プリコー
ダの後で上記ＩＤやＩＤパリティを挿入すると正しいプ
リコード出力が得られなくなる。
ＩＶを用いるシステムにおいて、上記アダプティブ・Ｍ
スクランブル方式を実現しようとすると、ラッチ回路８
２、８３に前のデータが記憶されているため、プリコー
ダの後で上記ＩＤやＩＤパリティを挿入すると正しいプ
リコード出力が得られなくなる。
【００１２】本発明は、このような実情に鑑みてなされ
たものであり、パーシャル・レスポンス・クラスＩＶを
用いるシステムに適応可能なＭスクランブル回路の提供
を目的とする。
たものであり、パーシャル・レスポンス・クラスＩＶを
用いるシステムに適応可能なＭスクランブル回路の提供
を目的とする。
【００１３】
【課題を解決するための手段】第１の発明に係るＭスク
ランブル回路は、互いに異なる複数のＭ系列信号を発生
するＭ系列信号発生手段と、ディジタル入力信号を上記
複数のＭ系列信号でそれぞれスクランブルする手段と、
これらのスクランブルされたそれぞれの生成系列をパー
シャル・レスポンス・クラスＩＶでプリコードする複数
のプリコーダと、これらのプリコーダからの出力信号を
計測して最適の信号を判別する計測手段と、この計測手
段からの出力信号に応じて上記複数のプリコーダからの
各出力信号の内の最適の信号を切換選択する切換選択手
段と、この切換選択手段からの出力信号に対し、対応す
るＭ系列信号の識別情報と、該識別情報のエラー訂正符
号と、上記プリコーダ内のラッチ手段の内容を同期ブロ
ックのデータ先頭位置でプリセットするための調整用ビ
ットとを付加して、記録用データを生成する記録用デー
タ生成手段とを有することにより、上述の課題を解決す
る。
ランブル回路は、互いに異なる複数のＭ系列信号を発生
するＭ系列信号発生手段と、ディジタル入力信号を上記
複数のＭ系列信号でそれぞれスクランブルする手段と、
これらのスクランブルされたそれぞれの生成系列をパー
シャル・レスポンス・クラスＩＶでプリコードする複数
のプリコーダと、これらのプリコーダからの出力信号を
計測して最適の信号を判別する計測手段と、この計測手
段からの出力信号に応じて上記複数のプリコーダからの
各出力信号の内の最適の信号を切換選択する切換選択手
段と、この切換選択手段からの出力信号に対し、対応す
るＭ系列信号の識別情報と、該識別情報のエラー訂正符
号と、上記プリコーダ内のラッチ手段の内容を同期ブロ
ックのデータ先頭位置でプリセットするための調整用ビ
ットとを付加して、記録用データを生成する記録用デー
タ生成手段とを有することにより、上述の課題を解決す
る。
【００１４】第２の発明に係るＭスクランブル回路は、
互いに異なる複数のＭ系列信号を発生するＭ系列信号発
生手段と、ディジタル入力信号を上記複数のＭ系列信号
でそれぞれスクランブルする手段と、これらのスクラン
ブルされたそれぞれの生成系列に対し、対応するＭ系列
信号の識別情報及び該識別情報のエラー訂正符号をそれ
ぞれ付加する複数の識別情報付加手段と、これらの識別
情報付加手段からの出力信号をそれぞれパーシャル・レ
スポンス・クラスＩＶでプリコードする複数のプリコー
ダと、これらのプリコーダからの出力信号を計測して最
適の信号を判別する計測手段と、この計測手段からの出
力信号に応じて上記複数のプリコーダからの各出力信号
の内の最適の信号を切換選択する切換選択手段とを有す
ることにより、上述の課題を解決する。
互いに異なる複数のＭ系列信号を発生するＭ系列信号発
生手段と、ディジタル入力信号を上記複数のＭ系列信号
でそれぞれスクランブルする手段と、これらのスクラン
ブルされたそれぞれの生成系列に対し、対応するＭ系列
信号の識別情報及び該識別情報のエラー訂正符号をそれ
ぞれ付加する複数の識別情報付加手段と、これらの識別
情報付加手段からの出力信号をそれぞれパーシャル・レ
スポンス・クラスＩＶでプリコードする複数のプリコー
ダと、これらのプリコーダからの出力信号を計測して最
適の信号を判別する計測手段と、この計測手段からの出
力信号に応じて上記複数のプリコーダからの各出力信号
の内の最適の信号を切換選択する切換選択手段とを有す
ることにより、上述の課題を解決する。
【００１５】
【作用】第１の発明によれば、上記調整ビットを用いて
いるため、同期ブロックの先頭位置で上記プリコーダ内
のラッチ手段のデータ内容をプリセットして一定とする
ことができ、エラーレートを改善できる。第２の発明に
よれば、上記識別情報及び該識別情報のエラー訂正符号
を予め付加した後にプリコードしているため、プリコー
ド後に上記識別情報等を挿入することによる悪影響を未
然に防止できる。
いるため、同期ブロックの先頭位置で上記プリコーダ内
のラッチ手段のデータ内容をプリセットして一定とする
ことができ、エラーレートを改善できる。第２の発明に
よれば、上記識別情報及び該識別情報のエラー訂正符号
を予め付加した後にプリコードしているため、プリコー
ド後に上記識別情報等を挿入することによる悪影響を未
然に防止できる。
【００１６】
【実施例】図１は、本発明の第１の実施例となるＭスク
ランブル回路の概略構成を示すブロック回路図である。 この図１において、入力端子３１には例えば前述した図
７（ａ）に示すディジタルＶＴＲのＥＣＣエンコーダ１
４からの出力のようなデータ信号が供給されている。こ
の入力データ信号は、それぞれ ｍｏｄ２の加算器（Ｅ
Ｘ−ＯＲ回路）３２ａ〜３２ｄにそれぞれ供給される。 入力端子３３には所定の同期ブロックに関連したリセッ
ト信号ＲＳＴが供給されており、このリセット信号ＲＳ
ＴはＭ系列信号発生回路３４に供給される。このＭ系列
信号発生回路３４からは位相の異なる４個のＭ系列信号
、すなわち疑似乱数データ信号が出力され、上記加算器
３２ａ〜３２ｄへそれぞれ供給される。これらの各加算
器３２ａ〜３２ｄでは、上記入力データ信号が互いに異
なる各Ｍ系列信号と加算（ ｍｏｄ２の加算）されて、
４系列のそれぞれスクランブルされた信号Ｓ１〜Ｓ４と
して出力される。
ランブル回路の概略構成を示すブロック回路図である。 この図１において、入力端子３１には例えば前述した図
７（ａ）に示すディジタルＶＴＲのＥＣＣエンコーダ１
４からの出力のようなデータ信号が供給されている。こ
の入力データ信号は、それぞれ ｍｏｄ２の加算器（Ｅ
Ｘ−ＯＲ回路）３２ａ〜３２ｄにそれぞれ供給される。 入力端子３３には所定の同期ブロックに関連したリセッ
ト信号ＲＳＴが供給されており、このリセット信号ＲＳ
ＴはＭ系列信号発生回路３４に供給される。このＭ系列
信号発生回路３４からは位相の異なる４個のＭ系列信号
、すなわち疑似乱数データ信号が出力され、上記加算器
３２ａ〜３２ｄへそれぞれ供給される。これらの各加算
器３２ａ〜３２ｄでは、上記入力データ信号が互いに異
なる各Ｍ系列信号と加算（ ｍｏｄ２の加算）されて、
４系列のそれぞれスクランブルされた信号Ｓ１〜Ｓ４と
して出力される。
【００１７】これらの信号Ｓ１〜Ｓ４は、プリコーダ３
５ａ〜３５ｄにおいてパーシャル・レスポンス・クラス
ＩＶでプリコードされてプリコード信号Ｓ５〜Ｓ８の形
でそれぞれ出力される。これらのプリコーダ３５ａ〜３
５ｄは、前述した図８に示すように、排他的論理和（Ｅ
Ｘ−ＯＲ）回路８１からの出力を、２段のラッチ回路８
２、８３を介してＥＸ−ＯＲ回路８１にフィードバック
するような構成を有している。これらのプリコーダ３５
ａ〜３５ｄからの各プリコード信号Ｓ５〜Ｓ８は、１同
期ブロック分の記憶容量を有するバッファメモリ３６ａ
〜３６ｄ、及び計測回路３７にそれぞれ送られる。
５ａ〜３５ｄにおいてパーシャル・レスポンス・クラス
ＩＶでプリコードされてプリコード信号Ｓ５〜Ｓ８の形
でそれぞれ出力される。これらのプリコーダ３５ａ〜３
５ｄは、前述した図８に示すように、排他的論理和（Ｅ
Ｘ−ＯＲ）回路８１からの出力を、２段のラッチ回路８
２、８３を介してＥＸ−ＯＲ回路８１にフィードバック
するような構成を有している。これらのプリコーダ３５
ａ〜３５ｄからの各プリコード信号Ｓ５〜Ｓ８は、１同
期ブロック分の記憶容量を有するバッファメモリ３６ａ
〜３６ｄ、及び計測回路３７にそれぞれ送られる。
【００１８】計測回路３７では、各プリコード信号Ｓ５
〜Ｓ８中のランレングスやディジタル・サム・ヴァリュ
ー（ＤＳＶ）等を計測する。具体的には、各プリコード
信号Ｓ５〜Ｓ８の内、同期ブロック内の最長ランレング
スが一番短いもの、及び／又は最大ＤＳＶが一番小さい
ものを判別する。なお優先順位はランレングスを先とす
る。この計測回路３７は、上記判別されたプリコード信
号を選択するための切換制御信号、及び該プリコード信
号に対応する（プリコード前にスクランブルされた）Ｍ
系列信号の識別情報（ＩＤ）を出力する。
〜Ｓ８中のランレングスやディジタル・サム・ヴァリュ
ー（ＤＳＶ）等を計測する。具体的には、各プリコード
信号Ｓ５〜Ｓ８の内、同期ブロック内の最長ランレング
スが一番短いもの、及び／又は最大ＤＳＶが一番小さい
ものを判別する。なお優先順位はランレングスを先とす
る。この計測回路３７は、上記判別されたプリコード信
号を選択するための切換制御信号、及び該プリコード信
号に対応する（プリコード前にスクランブルされた）Ｍ
系列信号の識別情報（ＩＤ）を出力する。
【００１９】上記各バッファ・メモリ３６ａ〜３６ｄか
らの出力信号はそれぞれ切換スイッチ３８の被選択端子
ａ〜ｄに送られ、この切換スイッチ３８は計測回路３７
からの上記切換制御信号により切換制御されることによ
り、計測回路３７における上記判別結果に基づく最良の
プリコード信号が選択されて取り出される。切換スイッ
チ３８からの出力信号は、記録データ生成回路３９に送
られる。
らの出力信号はそれぞれ切換スイッチ３８の被選択端子
ａ〜ｄに送られ、この切換スイッチ３８は計測回路３７
からの上記切換制御信号により切換制御されることによ
り、計測回路３７における上記判別結果に基づく最良の
プリコード信号が選択されて取り出される。切換スイッ
チ３８からの出力信号は、記録データ生成回路３９に送
られる。
【００２０】この記録データ生成回路３９においては、
切換スイッチ３８で切換選択されて出力されたプリコー
ド信号（出力系列）に対し、該プリコード信号のスクラ
ンブルに用いられたＭ系列信号を示す識別情報（ＩＤ）
を付加すると共に、このＩＤのエラーを防止するための
ＩＤパリティ・ビットＩＤＰ を付加する。このとき、
同期ブロックの先頭位置で上記プリコーダのラッチ回路
８２、８３のデータ内容をプリセットするような調整用
ビットＡＤＪを挿入することにより、図２に示すような
記録信号ＲＥＣが得られる。これによって、同期ブロッ
クのデータ先頭位置で上記ラッチ回路８２、８３のデー
タ内容が一定になる。この記録信号ＲＥＣは、出力端子
４０を介して取り出され、例えば前述した図７（ａ）の
記録アンプ１８等に送られる。
切換スイッチ３８で切換選択されて出力されたプリコー
ド信号（出力系列）に対し、該プリコード信号のスクラ
ンブルに用いられたＭ系列信号を示す識別情報（ＩＤ）
を付加すると共に、このＩＤのエラーを防止するための
ＩＤパリティ・ビットＩＤＰ を付加する。このとき、
同期ブロックの先頭位置で上記プリコーダのラッチ回路
８２、８３のデータ内容をプリセットするような調整用
ビットＡＤＪを挿入することにより、図２に示すような
記録信号ＲＥＣが得られる。これによって、同期ブロッ
クのデータ先頭位置で上記ラッチ回路８２、８３のデー
タ内容が一定になる。この記録信号ＲＥＣは、出力端子
４０を介して取り出され、例えば前述した図７（ａ）の
記録アンプ１８等に送られる。
【００２１】なお、図２において、記録用データＲＥＣ
の１同期ブロックは、２バイトの同期信号ＳＹ、１バイ
トのＩＤパリティビットＩＤＰ 、２バイトのＩＤ、０
．５バイトの調整用ビットＡＤＪ、及び３０〜２５５バ
イトの出力系列データから成っている。この調整用ビッ
トＡＤＪを設けて、同期ブロックのデータ先頭位置で、
プリコーダ内のデータラッチの内容をプリセットしてい
るため、上述したパーシャル・レスポンス・クラスＩＶ
のような記録系にプリコーダを持った検出方式を用いた
場合でも、アダプティブ・Ｍスクランブル方式を適用で
き、エラーレートの改善が可能となる。
の１同期ブロックは、２バイトの同期信号ＳＹ、１バイ
トのＩＤパリティビットＩＤＰ 、２バイトのＩＤ、０
．５バイトの調整用ビットＡＤＪ、及び３０〜２５５バ
イトの出力系列データから成っている。この調整用ビッ
トＡＤＪを設けて、同期ブロックのデータ先頭位置で、
プリコーダ内のデータラッチの内容をプリセットしてい
るため、上述したパーシャル・レスポンス・クラスＩＶ
のような記録系にプリコーダを持った検出方式を用いた
場合でも、アダプティブ・Ｍスクランブル方式を適用で
き、エラーレートの改善が可能となる。
【００２２】次に、図３は、上述した図１に示すＭスク
ランブル回路に対応する再生側の構成例を示しており、
例えばディジタルＶＴＲに適用する場合には、前述した
図７（ｂ）のチャンネルデコーダ２５及びＳＹＮＣ検出
回路２５ａに用いられる。この図３において、入力端子
４１には、例えば検出復号回路等により“１”、“０”
判定されたデータ列が入力されている。この入力データ
列は、ＳＹＮＣ検出回路４２により、同期ブロック毎の
区切りとバイト毎の区切りが検出される。これらの内の
バイト毎の区切りはバイト同期回路４３に与えられ、上
記入力データ列がバイト毎に区切られてバイト同期回路
４３からＩＤエラー訂正回路４４及びＥＸ−ＯＲ回路（
ｍｏｄ２の加算器）４５に送られる。一方、ＳＹＮＣ
検出回路４２からの同期ブロック毎の区切りは、Ｍ系列
信号発生回路４６に与えられ、同期ブロック毎にＭ系列
信号はリセットされる。Ｍ系列信号発生回路４６からは
上記記録側のＭ系列信号発生回路３４からの４個のＭ系
列信号にそれぞれ対応する４個のＭ系列信号（疑似乱数
データ信号）が出力され、切換スイッチ４７の各被選択
端子ａ〜ｄに送られる。
ランブル回路に対応する再生側の構成例を示しており、
例えばディジタルＶＴＲに適用する場合には、前述した
図７（ｂ）のチャンネルデコーダ２５及びＳＹＮＣ検出
回路２５ａに用いられる。この図３において、入力端子
４１には、例えば検出復号回路等により“１”、“０”
判定されたデータ列が入力されている。この入力データ
列は、ＳＹＮＣ検出回路４２により、同期ブロック毎の
区切りとバイト毎の区切りが検出される。これらの内の
バイト毎の区切りはバイト同期回路４３に与えられ、上
記入力データ列がバイト毎に区切られてバイト同期回路
４３からＩＤエラー訂正回路４４及びＥＸ−ＯＲ回路（
ｍｏｄ２の加算器）４５に送られる。一方、ＳＹＮＣ
検出回路４２からの同期ブロック毎の区切りは、Ｍ系列
信号発生回路４６に与えられ、同期ブロック毎にＭ系列
信号はリセットされる。Ｍ系列信号発生回路４６からは
上記記録側のＭ系列信号発生回路３４からの４個のＭ系
列信号にそれぞれ対応する４個のＭ系列信号（疑似乱数
データ信号）が出力され、切換スイッチ４７の各被選択
端子ａ〜ｄに送られる。
【００２３】ＩＤエラー訂正回路４４では、ＩＤのエラ
ー訂正が行われ、記録時に用いられたＭ系列を示すＩＤ
が判別される。この判別されたＭ系列のＩＤに応じて切
換スイッチ４７を切り換えることにより、記録時と同じ
Ｍ系列が選択されて上記ＥＸ−ＯＲ回路４５に送られ、
入力データとの ｍｏｄ２の加算が行われる。すなわち
、いわゆるデスクランブルが施され、記録側での上記ス
クランブル前のデータが得られて、出力端子４８から取
り出される。また、ＩＤエラー訂正回路４４からのＩＤ
データは、出力端子４９を介して取り出される。
ー訂正が行われ、記録時に用いられたＭ系列を示すＩＤ
が判別される。この判別されたＭ系列のＩＤに応じて切
換スイッチ４７を切り換えることにより、記録時と同じ
Ｍ系列が選択されて上記ＥＸ−ＯＲ回路４５に送られ、
入力データとの ｍｏｄ２の加算が行われる。すなわち
、いわゆるデスクランブルが施され、記録側での上記ス
クランブル前のデータが得られて、出力端子４８から取
り出される。また、ＩＤエラー訂正回路４４からのＩＤ
データは、出力端子４９を介して取り出される。
【００２４】次に、図４は本発明の第２の実施例の概略
構成を示すブロック回路図である。この図４に示す第２
の実施例において、上述した図１に示す本発明の第１の
実施例と同等な部分には同じ指示符号を付して説明を簡
略化する。すなわち、この図４において、各 ｍｏｄ２
の加算器（ＥＸ−ＯＲ回路）３２ａ〜３２ｄからは、入
力端子３１からの入力信号をＭ系列信号発生回路３４か
らの位相の異なる４個のＭ系列信号によりそれぞれスク
ランブルした信号Ｓ１〜Ｓ４が出力される。
構成を示すブロック回路図である。この図４に示す第２
の実施例において、上述した図１に示す本発明の第１の
実施例と同等な部分には同じ指示符号を付して説明を簡
略化する。すなわち、この図４において、各 ｍｏｄ２
の加算器（ＥＸ−ＯＲ回路）３２ａ〜３２ｄからは、入
力端子３１からの入力信号をＭ系列信号発生回路３４か
らの位相の異なる４個のＭ系列信号によりそれぞれスク
ランブルした信号Ｓ１〜Ｓ４が出力される。
【００２５】この第２の実施例においては、これらの４
系列の信号Ｓ１〜Ｓ４は、識別情報付加回路５１ａ〜５
１ｄにそれぞれ送られており、これらの識別情報付加回
路５１ａ〜５１ｄにより、それぞれのスクランブルに用
いられたＭ系列信号を識別するための識別情報（ＩＤ）
及び該ＩＤのエラー訂正のためのＩＤパリティビットＩ
ＤＰ をそれぞれ先に計算し挿入する。この予めＩＤ及
びＩＤＰ が付加された信号をプリコーダ３５ａ〜３５
ｄにそれぞれ送っている。
系列の信号Ｓ１〜Ｓ４は、識別情報付加回路５１ａ〜５
１ｄにそれぞれ送られており、これらの識別情報付加回
路５１ａ〜５１ｄにより、それぞれのスクランブルに用
いられたＭ系列信号を識別するための識別情報（ＩＤ）
及び該ＩＤのエラー訂正のためのＩＤパリティビットＩ
ＤＰ をそれぞれ先に計算し挿入する。この予めＩＤ及
びＩＤＰ が付加された信号をプリコーダ３５ａ〜３５
ｄにそれぞれ送っている。
【００２６】これは、上述したように、プリコーダ内の
ラッチ回路８２、８３（図８参照）は前のデータの影響
を受けているため、後からＩＤ及びＩＤＰ を挿入した
場合に正しいプリコードが行われなくなることを考慮し
たものである。すなわち、各加算器３２ａ〜３２ｄから
の４系列の信号Ｓ１〜Ｓ４は、既に各Ｍ系列信号により
スクランブルされてそれぞれのＭ系列信号の識別情報（
ＩＤ）が分かっており、エラー訂正符号化処理によりそ
れぞれのＩＤパリティＩＤＰ も計算して求めることが
できることから、本第２の実施例ではこれらのＩＤ及び
ＩＤＰ を先に計算・挿入した後に、上記プリコード処
理を行うようにしている。
ラッチ回路８２、８３（図８参照）は前のデータの影響
を受けているため、後からＩＤ及びＩＤＰ を挿入した
場合に正しいプリコードが行われなくなることを考慮し
たものである。すなわち、各加算器３２ａ〜３２ｄから
の４系列の信号Ｓ１〜Ｓ４は、既に各Ｍ系列信号により
スクランブルされてそれぞれのＭ系列信号の識別情報（
ＩＤ）が分かっており、エラー訂正符号化処理によりそ
れぞれのＩＤパリティＩＤＰ も計算して求めることが
できることから、本第２の実施例ではこれらのＩＤ及び
ＩＤＰ を先に計算・挿入した後に、上記プリコード処
理を行うようにしている。
【００２７】プリコーダ３５ａ〜３５ｄにおいてはパー
シャル・レスポンス・クラスＩＶでプリコード処理が施
され、各プリコード出力信号がそれぞれ１同期ブロック
分の記憶容量を有するバッファメモリ３６ａ〜３６ｄを
介し、切換スイッチ３８の被選択端子ａ〜ｄにそれぞれ
送られる。また、各プリコーダ３５ａ〜３５ｄからのプ
リコード信号は計測回路５２に送られる。
シャル・レスポンス・クラスＩＶでプリコード処理が施
され、各プリコード出力信号がそれぞれ１同期ブロック
分の記憶容量を有するバッファメモリ３６ａ〜３６ｄを
介し、切換スイッチ３８の被選択端子ａ〜ｄにそれぞれ
送られる。また、各プリコーダ３５ａ〜３５ｄからのプ
リコード信号は計測回路５２に送られる。
【００２８】計測回路５２では、上記ＩＤやＩＤＰ が
それぞれ含まれた各プリコード信号中のランレングスや
ディジタル・サム・ヴァリュー（ＤＳＶ）等を計測し、
同期ブロック毎に、最長ランレングスが一番短いもの、
及び／又は最大ＤＳＶが一番小さいものを判別し、判別
されたプリコード信号を選択するための切換制御信号を
出力して切換スイッチ３８を切換制御する。従って、切
換スイッチ３８では計測回路５２における上記判別結果
に基づく最良のプリコード信号が選択され、図５に示す
ような記録信号ＲＥＣが出力端子４０を介して取り出さ
れる。
それぞれ含まれた各プリコード信号中のランレングスや
ディジタル・サム・ヴァリュー（ＤＳＶ）等を計測し、
同期ブロック毎に、最長ランレングスが一番短いもの、
及び／又は最大ＤＳＶが一番小さいものを判別し、判別
されたプリコード信号を選択するための切換制御信号を
出力して切換スイッチ３８を切換制御する。従って、切
換スイッチ３８では計測回路５２における上記判別結果
に基づく最良のプリコード信号が選択され、図５に示す
ような記録信号ＲＥＣが出力端子４０を介して取り出さ
れる。
【００２９】この図５の例では、記録用データＲＥＣの
１同期ブロックは、２バイトの同期信号ＳＹ、１バイト
のＩＤパリティビットＩＤＰ 、３バイトのＩＤ、及び
３〜２５５バイトの出力系列データから成るものとして
いる。
１同期ブロックは、２バイトの同期信号ＳＹ、１バイト
のＩＤパリティビットＩＤＰ 、３バイトのＩＤ、及び
３〜２５５バイトの出力系列データから成るものとして
いる。
【００３０】このような記録側構成に対する再生側構成
は、上述した図３に示すデコーダ構成をそのまま用いる
ことができるため、説明を省略する。
は、上述した図３に示すデコーダ構成をそのまま用いる
ことができるため、説明を省略する。
【００３１】以上説明したような本発明の第２の実施例
によれば、識別情報付加回路５１ａ〜５１ｄによりそれ
ぞれ対応するＭ系列を示す識別情報ＩＤ及び該ＩＤのエ
ラー訂正符号であるＩＤパリティＩＤＰ をそれぞれ予
め付加した後に、プリコーダ３５ａ〜３５ｄによりプリ
コードしているため、プリコード後に上記識別情報等を
挿入することによる悪影響を未然に防止できる。従って
、上述したパーシャル・レスポンス・クラスＩＶのよう
な記録系にプリコーダを持った検出方式を用いた場合で
も、アダプティブ・Ｍスクランブル方式を適用でき、エ
ラーレートの改善が可能となる。
によれば、識別情報付加回路５１ａ〜５１ｄによりそれ
ぞれ対応するＭ系列を示す識別情報ＩＤ及び該ＩＤのエ
ラー訂正符号であるＩＤパリティＩＤＰ をそれぞれ予
め付加した後に、プリコーダ３５ａ〜３５ｄによりプリ
コードしているため、プリコード後に上記識別情報等を
挿入することによる悪影響を未然に防止できる。従って
、上述したパーシャル・レスポンス・クラスＩＶのよう
な記録系にプリコーダを持った検出方式を用いた場合で
も、アダプティブ・Ｍスクランブル方式を適用でき、エ
ラーレートの改善が可能となる。
【００３２】なお、本発明は上記実施例のみに限定され
るものではなく、例えば、上記識別情報ＩＤには、上記
Ｍ系列の判別情報データのみならず、他の種々の付属情
報等を含ませてもよい。また、本発明のＭスクランブル
回路の適用装置はディジタルＶＴＲに限定されず、種々
のディジタル磁気記録装置やディジタル伝送装置等に用
いることができる。さらに、複数のＭ系列信号としては
、１台のＭ系列信号発生回路３４から位相の異なる信号
を取り出すのみならず、例えば繰り返し周期や生成多項
式等が異なる複数台のＭ系列信号発生回路からそれぞれ
取り出すように構成してもよい。
るものではなく、例えば、上記識別情報ＩＤには、上記
Ｍ系列の判別情報データのみならず、他の種々の付属情
報等を含ませてもよい。また、本発明のＭスクランブル
回路の適用装置はディジタルＶＴＲに限定されず、種々
のディジタル磁気記録装置やディジタル伝送装置等に用
いることができる。さらに、複数のＭ系列信号としては
、１台のＭ系列信号発生回路３４から位相の異なる信号
を取り出すのみならず、例えば繰り返し周期や生成多項
式等が異なる複数台のＭ系列信号発生回路からそれぞれ
取り出すように構成してもよい。
【００３３】
【発明の効果】以上の説明からも明らかなように、第１
の発明に係るＭスクランブル回路によれば、ディジタル
入力信号を互いに異なる複数のＭ系列信号でそれぞれス
クランブルし、これらのスクランブルされたそれぞれの
生成系列をパーシャル・レスポンス・クラスＩＶでプリ
コードして、得られたプリコード出力信号の内の最適の
信号を判別し、該最適の信号を選択して出力するように
なし、この出力信号に対し、対応するＭ系列信号の識別
情報と、該識別情報のエラー訂正符号と、上記プリコー
ダ内のラッチ手段の内容を同期ブロックのデータ先頭位
置でプリセットするための調整用ビットとを付加して、
記録用データを生成するようにしているため、上記調整
ビットにより、同期ブロックの先頭位置で上記プリコー
ダ内のラッチ手段のデータ内容をプリセットして一定と
することができる。これによって、パーシャル・レスポ
ンス・クラスＩＶ方式のように、記録系にプリコーダを
備えた磁気記録再生方式を用いた場合でも、アダプティ
ブ・ランダマイザ（Ｍスクランブル）方式を適用で、エ
ラーレートを改善できる。
の発明に係るＭスクランブル回路によれば、ディジタル
入力信号を互いに異なる複数のＭ系列信号でそれぞれス
クランブルし、これらのスクランブルされたそれぞれの
生成系列をパーシャル・レスポンス・クラスＩＶでプリ
コードして、得られたプリコード出力信号の内の最適の
信号を判別し、該最適の信号を選択して出力するように
なし、この出力信号に対し、対応するＭ系列信号の識別
情報と、該識別情報のエラー訂正符号と、上記プリコー
ダ内のラッチ手段の内容を同期ブロックのデータ先頭位
置でプリセットするための調整用ビットとを付加して、
記録用データを生成するようにしているため、上記調整
ビットにより、同期ブロックの先頭位置で上記プリコー
ダ内のラッチ手段のデータ内容をプリセットして一定と
することができる。これによって、パーシャル・レスポ
ンス・クラスＩＶ方式のように、記録系にプリコーダを
備えた磁気記録再生方式を用いた場合でも、アダプティ
ブ・ランダマイザ（Ｍスクランブル）方式を適用で、エ
ラーレートを改善できる。
【００３４】また、第２の発明に係るＭスクランブル回
路によれば、互いに異なる複数のＭ系列信号によりディ
ジタル入力信号をそれぞれスクランブルし、これらのス
クランブルされたそれぞれの生成系列に対し、対応する
Ｍ系列信号の識別情報及び該識別情報のエラー訂正符号
をそれぞれ付加した後に、パーシャル・レスポンス・ク
ラスＩＶでそれぞれプリコードし、これらのプリコード
出力信号の信号を切換選択して取り出すようにしている
ため、簡易、的確に識別情報及び該識別情報のエラー訂
正符号を挿入でき、プリコード後に上記識別情報等を挿
入することによる悪影響を未然に防止できる。これによ
っても、パーシャル・レスポンス・クラスＩＶ方式に対
応したアダプティブ・Ｍスクランブル回路を実現できる
。
路によれば、互いに異なる複数のＭ系列信号によりディ
ジタル入力信号をそれぞれスクランブルし、これらのス
クランブルされたそれぞれの生成系列に対し、対応する
Ｍ系列信号の識別情報及び該識別情報のエラー訂正符号
をそれぞれ付加した後に、パーシャル・レスポンス・ク
ラスＩＶでそれぞれプリコードし、これらのプリコード
出力信号の信号を切換選択して取り出すようにしている
ため、簡易、的確に識別情報及び該識別情報のエラー訂
正符号を挿入でき、プリコード後に上記識別情報等を挿
入することによる悪影響を未然に防止できる。これによ
っても、パーシャル・レスポンス・クラスＩＶ方式に対
応したアダプティブ・Ｍスクランブル回路を実現できる
。
【図１】本発明のＭスクランブル回路の第１の実施例の
概略構成を示すブロック回路図である。
概略構成を示すブロック回路図である。
【図２】該実施例における記録信号のフォーマットを示
す図である。
す図である。
【図３】該実施例のＭスクランブル回路に対応する再生
側の構成例を示すブロック回路図である。
側の構成例を示すブロック回路図である。
【図４】本発明のＭスクランブル回路の第２の実施例の
概略構成を示すブロック回路図である。
概略構成を示すブロック回路図である。
【図５】該第２の実施例における記録信号のフォーマッ
トを示す図である。
トを示す図である。
【図６】従来のＭスクランブル回路の一例の概略構成を
示すブロック回路図である。
示すブロック回路図である。
【図７】ディジタルＶＴＲの概略構成を示すブロック回
路図である。
路図である。
【図８】プリコーダの一例を示す回路図である。
３１・・・・・データ信号入力端子
３２ａ〜３２ｄ・・・・・ ｍｏｄ２の加算器（ＥＸ−
ＯＲ回路） ３３・・・・・リセット信号入力端子 ３４・・・・・Ｍ系列信号発生回路 ３５ａ〜３５ｄ・・・・・プリコーダ ３６ａ〜３６ｄ・・・・・バッファ・メモリ３７、５２
・・・・・計測回路 ３８・・・・・切換スイッチ ３９・・・・・記録データ生成回路 ４０・・・・・記録信号出力端子
ＯＲ回路） ３３・・・・・リセット信号入力端子 ３４・・・・・Ｍ系列信号発生回路 ３５ａ〜３５ｄ・・・・・プリコーダ ３６ａ〜３６ｄ・・・・・バッファ・メモリ３７、５２
・・・・・計測回路 ３８・・・・・切換スイッチ ３９・・・・・記録データ生成回路 ４０・・・・・記録信号出力端子
Claims (2)
- 【請求項１】 互いに異なる複数のＭ系列信号を発生
するＭ系列信号発生手段と、ディジタル入力信号を上記
複数のＭ系列信号でそれぞれスクランブルする手段と、
これらのスクランブルされたそれぞれの生成系列をパー
シャル・レスポンス・クラスＩＶでプリコードする複数
のプリコーダと、これらのプリコーダからの出力信号を
計測して最適の信号を判別する計測手段と、この計測手
段からの出力信号に応じて上記複数のプリコーダからの
各出力信号の内の最適の信号を切換選択する切換選択手
段と、この切換選択手段からの出力信号に対し、対応す
るＭ系列信号の識別情報と、該識別情報のエラー訂正符
号と、上記プリコーダ内のラッチ手段の内容を同期ブロ
ックのデータ先頭位置でプリセットするための調整用ビ
ットとを付加して、記録用データを生成する記録用デー
タ生成手段とを有することを特徴とするＭスクランブル
回路。 - 【請求項２】 互いに異なる複数のＭ系列信号を発生
するＭ系列信号発生手段と、ディジタル入力信号を上記
複数のＭ系列信号でそれぞれスクランブルする手段と、
これらのスクランブルされたそれぞれの生成系列に対し
、対応するＭ系列信号の識別情報及び該識別情報のエラ
ー訂正符号をそれぞれ付加する複数の識別情報付加手段
と、これらの識別情報付加手段からの出力信号をそれぞ
れパーシャル・レスポンス・クラスＩＶでプリコードす
る複数のプリコーダと、これらのプリコーダからの出力
信号を計測して最適の信号を判別する計測手段と、この
計測手段からの出力信号に応じて上記複数のプリコーダ
からの各出力信号の内の最適の信号を切換選択する切換
選択手段とを有することを特徴とするＭスクランブル回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16739191A JP3321813B2 (ja) | 1991-06-13 | 1991-06-13 | Ｍスクランブル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16739191A JP3321813B2 (ja) | 1991-06-13 | 1991-06-13 | Ｍスクランブル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04366471A true JPH04366471A (ja) | 1992-12-18 |
| JP3321813B2 JP3321813B2 (ja) | 2002-09-09 |
Family
ID=15848836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16739191A Expired - Fee Related JP3321813B2 (ja) | 1991-06-13 | 1991-06-13 | Ｍスクランブル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3321813B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157269A (ja) * | 2004-11-26 | 2006-06-15 | Pioneer Electronic Corp | 送信装置および受信装置 |
-
1991
- 1991-06-13 JP JP16739191A patent/JP3321813B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157269A (ja) * | 2004-11-26 | 2006-06-15 | Pioneer Electronic Corp | 送信装置および受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3321813B2 (ja) | 2002-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |
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