JPH04366497A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH04366497A JPH04366497A JP3140517A JP14051791A JPH04366497A JP H04366497 A JPH04366497 A JP H04366497A JP 3140517 A JP3140517 A JP 3140517A JP 14051791 A JP14051791 A JP 14051791A JP H04366497 A JPH04366497 A JP H04366497A
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- JP
- Japan
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- signal
- selection
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000007704 transition Effects 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 11
- 101100029846 Oryza sativa subsp. japonica PIP1-1 gene Proteins 0.000 description 2
- 230000009028 cell transition Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路に
関し、特に入力信号および制御信号のラッチを行う同期
式ＳＲＡＭ等の半導体メモリ装置に関する。
関し、特に入力信号および制御信号のラッチを行う同期
式ＳＲＡＭ等の半導体メモリ装置に関する。
【０００２】
【従来の技術】従来の同期式ＳＲＡＭ等の半導体メモリ
装置は、アドレス・ラッチやアドレス選択回路およびメ
モリ・セル・アレイ等を用いて構成され、書き込みおよ
び読み出しを行えるようになっている。
装置は、アドレス・ラッチやアドレス選択回路およびメ
モリ・セル・アレイ等を用いて構成され、書き込みおよ
び読み出しを行えるようになっている。
【０００３】図４はかかる従来の一例を示す同期式ＳＲ
ＡＭの回路図である。図４に示すように、従来のＳＲＡ
Ｍはメモリ・セル・アレイ５と、このメモリ・セル・ア
レイ５の中の１つのメモリセルを選択するためのＸおよ
びＹアドレス選択回路２および４と、選択されたメモリ
セルの内容を読み出し又は入力されたデータをそのメモ
リセルに書き込むためのリード・ライト回路９と、外部
からの各種制御信号によりリード・ライト回路９を制御
し且つ書き込みおよび読み出し動作を切換えるための制
御回路８と、メモリセルから読み出されたデータをクロ
ックにより外部へ出力するための出力ラッチ１０と、各
アドレス入力用のＸアドレス・ラッチ１およびＹアドレ
ス・ラッチ３と、外部クロックを入力しアドレスクロッ
クや出力クロックおよび制御クロックを出力するクロッ
ク回路６と、データ入力や書き込み制御信号および選択
信号により制御回路８を制御するための制御信号ラッチ
７とから構成されている。この制御信号ラッチ７はクロ
ック回路６からの制御クロックも入力するが、特にこの
ラッチ７に対する書き込み制御信号は、他のメモリセル
への誤書き込みを防止するために、アドレスが確定して
からメモリセルへ伝わるように発生させている。また、
クロック回路６はＸアドレス・ラッチ１およびＹアドレ
ス・ラッチ３にアドレスクロックを出力し、出力ラッチ
１０に出力クロックを出力することにより、各ラッチの
同期をとっている。
ＡＭの回路図である。図４に示すように、従来のＳＲＡ
Ｍはメモリ・セル・アレイ５と、このメモリ・セル・ア
レイ５の中の１つのメモリセルを選択するためのＸおよ
びＹアドレス選択回路２および４と、選択されたメモリ
セルの内容を読み出し又は入力されたデータをそのメモ
リセルに書き込むためのリード・ライト回路９と、外部
からの各種制御信号によりリード・ライト回路９を制御
し且つ書き込みおよび読み出し動作を切換えるための制
御回路８と、メモリセルから読み出されたデータをクロ
ックにより外部へ出力するための出力ラッチ１０と、各
アドレス入力用のＸアドレス・ラッチ１およびＹアドレ
ス・ラッチ３と、外部クロックを入力しアドレスクロッ
クや出力クロックおよび制御クロックを出力するクロッ
ク回路６と、データ入力や書き込み制御信号および選択
信号により制御回路８を制御するための制御信号ラッチ
７とから構成されている。この制御信号ラッチ７はクロ
ック回路６からの制御クロックも入力するが、特にこの
ラッチ７に対する書き込み制御信号は、他のメモリセル
への誤書き込みを防止するために、アドレスが確定して
からメモリセルへ伝わるように発生させている。また、
クロック回路６はＸアドレス・ラッチ１およびＹアドレ
ス・ラッチ３にアドレスクロックを出力し、出力ラッチ
１０に出力クロックを出力することにより、各ラッチの
同期をとっている。
【０００４】図５は図４に示すメモリ・セルの構成図で
ある。図５に示すように、２つのメモリ・セルはバイポ
ーラトランジスタで構成したメモリ・セルであり、ワー
ド線に接続されるワード・ドライバ・トランジスタＱＷ
Ｔ１，ＱＷＴ２と、デジット線ＲＷＣ１，ＲＷＣ２に接
続される書き込みトランジスタＱＷＣ１，ＱＷＣ２およ
び読み出し電流源ＩＤ１，ＩＤ２とでマトリックス状に
構成され、しかもその交差点にセルＰＮＰトランジスタ
ＱＰ１，ＱＰ２およびマルチエミッタのセルＮＰＮトラ
ンジスタＱＮ３，ＱＮ２からなるメモリ・セルと、同様
にＰＮＰトランジスタＱＰ３，ＱＰ４およびＮＰＮトラ
ンジスタＱＮ３，ＱＮ４からなるメモリ・セルとを接続
している。それぞれマルチエミッタのＮＰＮトランジス
タＱＮ１，ＱＮ２は一方のエミッタをデジット線ＲＷＣ
１，ＲＷＣ２に接続し、他方のエミッタを共通にして保
持電流源ＩＨ１に接続している。同様に、ＱＮ３，ＱＮ
４もデジット線ＲＷＣ１，ＲＷＣ２と保持電流源ＩＮ２
に接続される。かかるメモリ・セル・アレイ５において
、書き込み時には、書き込みトランジスタＱＷＣ１，Ｑ
ＷＣ２のベースに、セルのベース電位（Ａ１，Ｂ１）の
高い方より高い電位を与え、低い方より低い電位を与え
ることにより、書き込みを行う。
ある。図５に示すように、２つのメモリ・セルはバイポ
ーラトランジスタで構成したメモリ・セルであり、ワー
ド線に接続されるワード・ドライバ・トランジスタＱＷ
Ｔ１，ＱＷＴ２と、デジット線ＲＷＣ１，ＲＷＣ２に接
続される書き込みトランジスタＱＷＣ１，ＱＷＣ２およ
び読み出し電流源ＩＤ１，ＩＤ２とでマトリックス状に
構成され、しかもその交差点にセルＰＮＰトランジスタ
ＱＰ１，ＱＰ２およびマルチエミッタのセルＮＰＮトラ
ンジスタＱＮ３，ＱＮ２からなるメモリ・セルと、同様
にＰＮＰトランジスタＱＰ３，ＱＰ４およびＮＰＮトラ
ンジスタＱＮ３，ＱＮ４からなるメモリ・セルとを接続
している。それぞれマルチエミッタのＮＰＮトランジス
タＱＮ１，ＱＮ２は一方のエミッタをデジット線ＲＷＣ
１，ＲＷＣ２に接続し、他方のエミッタを共通にして保
持電流源ＩＨ１に接続している。同様に、ＱＮ３，ＱＮ
４もデジット線ＲＷＣ１，ＲＷＣ２と保持電流源ＩＮ２
に接続される。かかるメモリ・セル・アレイ５において
、書き込み時には、書き込みトランジスタＱＷＣ１，Ｑ
ＷＣ２のベースに、セルのベース電位（Ａ１，Ｂ１）の
高い方より高い電位を与え、低い方より低い電位を与え
ることにより、書き込みを行う。
【０００５】図６は図４における書き込みタイミングを
説明するためのメモリセル各点の信号波形図である。図
６に示すように、これらメモリセルのベース電位Ａ１，
Ｂ１とＡ２，Ｂ２は相補的になる。このときのＶＨはセ
ル保持電圧である。
説明するためのメモリセル各点の信号波形図である。図
６に示すように、これらメモリセルのベース電位Ａ１，
Ｂ１とＡ２，Ｂ２は相補的になる。このときのＶＨはセ
ル保持電圧である。
【０００６】
【発明が解決しようとする課題】上述した従来の同期式
メモリ集積回路は、書き込み時の誤書き込みを防止する
ために、メモリセルの選択が確定してから書き込みパル
スを入力するように設定している。このため、書き込み
サイクル時間はセットアップ時間と、書き込みパルス時
間と、ホールド時間とからなるので、読み出しサイクル
時間よりも長くなり易い。しかるに、最近の微細化およ
び高速化の要求により、セットアップ時間が書き込み時
間に対して相対的に長くなっている。例えば、書き込み
パルス時間を３ｎｓ、セットアップ時間およびホールド
時間を各１ｎｓとすると、書き込みサイクル時間は５ｎ
ｓｅｃとなり、アドレス・アクセス時間の３〜５ｎｓ′
との比較すると、かなり長くなっている。
メモリ集積回路は、書き込み時の誤書き込みを防止する
ために、メモリセルの選択が確定してから書き込みパル
スを入力するように設定している。このため、書き込み
サイクル時間はセットアップ時間と、書き込みパルス時
間と、ホールド時間とからなるので、読み出しサイクル
時間よりも長くなり易い。しかるに、最近の微細化およ
び高速化の要求により、セットアップ時間が書き込み時
間に対して相対的に長くなっている。例えば、書き込み
パルス時間を３ｎｓ、セットアップ時間およびホールド
時間を各１ｎｓとすると、書き込みサイクル時間は５ｎ
ｓｅｃとなり、アドレス・アクセス時間の３〜５ｎｓ′
との比較すると、かなり長くなっている。
【０００７】本発明の目的は、かかるセットアップ時間
を不要にし、書き込み時間を短縮することができる半導
体メモリ集積回路を提供することにある。
を不要にし、書き込み時間を短縮することができる半導
体メモリ集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体メモリ集
積回路は、メモリ・セル・アレイと、アドレス信号を入
力してラッチするＸおよびＹアドレス・ラッチと、前記
両アドレス・ラッチの出力により前記メモリ・セル・ア
レイのアドレスを選択するＸおよびＹアドレス選択回路
と、前記メモリ・セル・アレイとの間でデータの書き込
み及び読み出しを行うためのリード・ライト回路と、外
部クロックに基づき各種の制御クロックを作成するクロ
ック回路と、データ入力と書き込み制御信号および選択
信号を入力し制御信号をラッチする制御信号ラッチと、
前記制御信号ラッチからの出力に基づき前記ＸおよびＹ
アドレス選択回路の選択動作を非選択にするためのアド
レス非選択信号並びに各種制御信号を作成する制御回路
と、前記リード・ライト回路からのデータを外部に出力
するための出力ラッチとを有し、前記クロックの入力時
に書き込み状態であることを検出することにより前記ア
ドレス非選択信号を送出し、しかも前記アドレス非選択
信号の終了前に内部書き込み信号を発生するように構成
される。
積回路は、メモリ・セル・アレイと、アドレス信号を入
力してラッチするＸおよびＹアドレス・ラッチと、前記
両アドレス・ラッチの出力により前記メモリ・セル・ア
レイのアドレスを選択するＸおよびＹアドレス選択回路
と、前記メモリ・セル・アレイとの間でデータの書き込
み及び読み出しを行うためのリード・ライト回路と、外
部クロックに基づき各種の制御クロックを作成するクロ
ック回路と、データ入力と書き込み制御信号および選択
信号を入力し制御信号をラッチする制御信号ラッチと、
前記制御信号ラッチからの出力に基づき前記ＸおよびＹ
アドレス選択回路の選択動作を非選択にするためのアド
レス非選択信号並びに各種制御信号を作成する制御回路
と、前記リード・ライト回路からのデータを外部に出力
するための出力ラッチとを有し、前記クロックの入力時
に書き込み状態であることを検出することにより前記ア
ドレス非選択信号を送出し、しかも前記アドレス非選択
信号の終了前に内部書き込み信号を発生するように構成
される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の一実施例を示す同期式ＳＲ
ＡＭの回路図である。図１に示すように、本実施例の同
期式ＳＲＡＭはアドレス入力をラッチするＸ，Ｙアドレ
ス・ラッチ１，３と、かかるラッチ１，３の出力により
各アドレスを選択するＸ，Ｙアドレス選択回路２，４と
、これら選択回路によってアドレスが指定されるメモリ
・セル・アレイ５とを有する。また、本実施例はメモリ
・セル・アレイ５の読み出し及び書き込みを制御するた
めに、外部クロックを入力してアドレスクロック制御ク
ロック，出力クロックを作成するクロック回路６と、デ
ータ入力，書き込み制御信号および選択信号を入力しク
ロック回路６からの制御クロックにより制御信号をラッ
チする制御信号ラッチ７と、このラッチ７からの制御信
号を入力しＸ，Ｙアドレス選択回路２，４の選択動作を
一時停止させるアドレス非選択信号やその他各種の書き
込み・読み出し制御信号等を作成する制御回路８と、こ
の制御回路８からの制御信号に基づきメモリ・セル・ア
レイ５との間で書き込み或いは読み出しを行うリード・
ライト回路９と、出力クロックによりリード・ライト回
路９からのデータを外部へ送出する出力ラッチ１０とを
有している。
ＡＭの回路図である。図１に示すように、本実施例の同
期式ＳＲＡＭはアドレス入力をラッチするＸ，Ｙアドレ
ス・ラッチ１，３と、かかるラッチ１，３の出力により
各アドレスを選択するＸ，Ｙアドレス選択回路２，４と
、これら選択回路によってアドレスが指定されるメモリ
・セル・アレイ５とを有する。また、本実施例はメモリ
・セル・アレイ５の読み出し及び書き込みを制御するた
めに、外部クロックを入力してアドレスクロック制御ク
ロック，出力クロックを作成するクロック回路６と、デ
ータ入力，書き込み制御信号および選択信号を入力しク
ロック回路６からの制御クロックにより制御信号をラッ
チする制御信号ラッチ７と、このラッチ７からの制御信
号を入力しＸ，Ｙアドレス選択回路２，４の選択動作を
一時停止させるアドレス非選択信号やその他各種の書き
込み・読み出し制御信号等を作成する制御回路８と、こ
の制御回路８からの制御信号に基づきメモリ・セル・ア
レイ５との間で書き込み或いは読み出しを行うリード・
ライト回路９と、出力クロックによりリード・ライト回
路９からのデータを外部へ送出する出力ラッチ１０とを
有している。
【００１１】かかる同期式ＳＲＡＭにおいて、クロック
回路６にクロックが入力され、アドレスクロック，制御
クロック等を出力したとき、メモリ・セル・アレイ５が
書き込み状態であると、制御回路８はアドレス非選択信
号を１ｎｓｅｃの間発生してＸ，Ｙアドレス選択回路２
，４を非選択とし、全てのメモリ・セルを一度非選択状
態とする。このとき、書き込みトランジスタＱＷＣ１，
ＱＷＣ２（図５参照）のベースにセル電位のハイより高
い電位とローより低い電位をデータの０および１に対応
して与える。次に、アドレス非選択信号が解除され、メ
モリ・セルの選択状態へ遷移する。この選択状態になる
と同時にメモリセルへの書き込みが開始される。 すなわち、セルはデータの０および１に対応した状態と
なり、書き込みが完了する。かかる遷移中のメモリ・セ
ルはセルの保持電圧ＶＨが最も小さくなるため、安定状
態より早く書き込むことができる。本実施例においての
書き込みサイクル時間は、アドレス非選択時間が１ｎｓ
、書き込みパルス幅が２．５ｎｓ、ホールド時間が１ｎ
ｓになり、合計では４．５ｎｓとなるので、前述した従
来例よりも０．５ｎｓ高速に書き込むことができる。
回路６にクロックが入力され、アドレスクロック，制御
クロック等を出力したとき、メモリ・セル・アレイ５が
書き込み状態であると、制御回路８はアドレス非選択信
号を１ｎｓｅｃの間発生してＸ，Ｙアドレス選択回路２
，４を非選択とし、全てのメモリ・セルを一度非選択状
態とする。このとき、書き込みトランジスタＱＷＣ１，
ＱＷＣ２（図５参照）のベースにセル電位のハイより高
い電位とローより低い電位をデータの０および１に対応
して与える。次に、アドレス非選択信号が解除され、メ
モリ・セルの選択状態へ遷移する。この選択状態になる
と同時にメモリセルへの書き込みが開始される。 すなわち、セルはデータの０および１に対応した状態と
なり、書き込みが完了する。かかる遷移中のメモリ・セ
ルはセルの保持電圧ＶＨが最も小さくなるため、安定状
態より早く書き込むことができる。本実施例においての
書き込みサイクル時間は、アドレス非選択時間が１ｎｓ
、書き込みパルス幅が２．５ｎｓ、ホールド時間が１ｎ
ｓになり、合計では４．５ｎｓとなるので、前述した従
来例よりも０．５ｎｓ高速に書き込むことができる。
【００１２】図３は本発明の他の実施例を示す同期式Ｓ
ＲＡＭの回路図である。図３に示すように、本実施例は
前述した一実施例と比較して、クロック回路６が外部ク
ロックと書込制御信号およびチップ選択信号に基づきア
ドレス非選択信号を発生させ、Ｘ，Ｙアドレス選択回路
２，４に送出する点が異っている。かかるクロック回路
６からアドレス非選択信号を送出しているので、本実施
例は前述した一実施例よりも制御回路８の１段分０．２
ｎｓさらに早く書き込むことができる。尚、その他の回
路構成および動作は前述の一実施例と同一であるので説
明を省略する。
ＲＡＭの回路図である。図３に示すように、本実施例は
前述した一実施例と比較して、クロック回路６が外部ク
ロックと書込制御信号およびチップ選択信号に基づきア
ドレス非選択信号を発生させ、Ｘ，Ｙアドレス選択回路
２，４に送出する点が異っている。かかるクロック回路
６からアドレス非選択信号を送出しているので、本実施
例は前述した一実施例よりも制御回路８の１段分０．２
ｎｓさらに早く書き込むことができる。尚、その他の回
路構成および動作は前述の一実施例と同一であるので説
明を省略する。
【００１３】
【発明の効果】以上説明したように、本発明の半導体メ
モリ集積回路は、書き込み状態に入るとき、全メモリセ
ルを非選択にする信号を発生させることにより、メモリ
セルの選択を遅らせることなく全メモリセルを一時非選
択にできるので、書き込みパルスのセットアップ時間を
不要にでき、書き込み時間を短縮できるという効果があ
る。
モリ集積回路は、書き込み状態に入るとき、全メモリセ
ルを非選択にする信号を発生させることにより、メモリ
セルの選択を遅らせることなく全メモリセルを一時非選
択にできるので、書き込みパルスのセットアップ時間を
不要にでき、書き込み時間を短縮できるという効果があ
る。
【図１】本発明の一実施例を示す同期式ＳＲＡＭの回路
図である。
図である。
【図２】図１における書き込みタイミングを説明するた
めのメモリセル各点の信号波形図である。
めのメモリセル各点の信号波形図である。
【図３】本発明の他の実施例を示す同期式ＳＲＡＭの回
路図である。
路図である。
【図４】従来の一例を示す同期式ＳＲＡＭの回路図であ
る。
る。
【図５】図４に示すメモリセルの構成図である。
【図６】図４における書き込みタイミングを説明するた
めのメモリセル各点の信号波形図である。
めのメモリセル各点の信号波形図である。
１ Ｘアドレス・ラッチ
２ Ｘアドレス選択回路
３ Ｙアドレス・ラッチ
４ Ｙアドレス選択回路
５ メモリ・セル・アレイ
６ クロック回路
７ 制御信号ラッチ
８ 制御回路
９ リード・ライト回路
１０ 出力ラッチ
Claims (2)
- 【請求項１】 メモリ・セル・アレイと、アドレス信
号を入力してラッチするＸおよびＹアドレス・ラッチと
、前記両アドレス・ラッチの出力により前記メモリ・セ
ル・アレイのアドレスを選択するＸおよびＹアドレス選
択回路と、前記メモリ・セル・アレイとの間でデータの
書き込み及び読み出しを行うためのリード・ライト回路
と、外部クロックに基づき各種の制御クロックを作成す
るクロック回路と、データ入力と書き込み制御信号およ
び選択信号を入力し制御信号をラッチする制御信号ラッ
チと、前記制御信号ラッチからの出力に基づき前記Ｘお
よびＹアドレス選択回路の選択動作を非選択にするため
のアドレス非選択信号並びに各種制御信号を作成する制
御回路と、前記リード・ライト回路からのデータを外部
に出力するための出力ラッチとを有し、前記クロックの
入力時に書き込み状態であることを検出することにより
前記アドレス非選択信号を送出し、しかも前記アドレス
非選択信号の終了前に内部書き込み信号を発生すること
を特徴とする半導体メモリ集積回路。 - 【請求項２】 前記制御回路からのアドレス非選択信
号を前記書き込み制御信号および前記選択信号に基づき
前記クロック回路で作成し、前記ＸおよびＹアドレス選
択回路へ送出することを特徴とする請求項１記載の半導
体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140517A JPH04366497A (ja) | 1991-06-13 | 1991-06-13 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3140517A JPH04366497A (ja) | 1991-06-13 | 1991-06-13 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366497A true JPH04366497A (ja) | 1992-12-18 |
Family
ID=15270500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140517A Pending JPH04366497A (ja) | 1991-06-13 | 1991-06-13 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366497A (ja) |
-
1991
- 1991-06-13 JP JP3140517A patent/JPH04366497A/ja active Pending
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