JPH04366895A - 高速描画方式 - Google Patents
高速描画方式Info
- Publication number
- JPH04366895A JPH04366895A JP3142834A JP14283491A JPH04366895A JP H04366895 A JPH04366895 A JP H04366895A JP 3142834 A JP3142834 A JP 3142834A JP 14283491 A JP14283491 A JP 14283491A JP H04366895 A JPH04366895 A JP H04366895A
- Authority
- JP
- Japan
- Prior art keywords
- crt
- circuits
- frame memory
- image information
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000003786 synthesis reaction Methods 0.000 claims description 6
- 230000002194 synthesizing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高速描画方式に関し、特
にＣＲＴ上の画面表示速度を容易に高速化することを可
能にした高速描画方式に関する。
にＣＲＴ上の画面表示速度を容易に高速化することを可
能にした高速描画方式に関する。
【０００２】
【従来の技術】従来の描画方式では、描画回路の処理速
度を向上させることにより描画高速化を確保していた。
度を向上させることにより描画高速化を確保していた。
【０００３】
【発明が解決しようとする課題】上述した従来の描画方
式では、描画の速度は描画回路の処理速度によって一義
的に定まるため、現存する描画回路以上の性能は得られ
ないという欠点があった。
式では、描画の速度は描画回路の処理速度によって一義
的に定まるため、現存する描画回路以上の性能は得られ
ないという欠点があった。
【０００４】本発明の目的は上述した欠点を除去し、処
理速度を著しく高速化できる高速描画方式を提供するこ
とにある。
理速度を著しく高速化できる高速描画方式を提供するこ
とにある。
【０００５】
【課題を解決するための手段】本発明の高速描画方式は
、ＣＲＴ上に表示すべき一画面を分割した複数の分担画
面に関する画像情報を生成する複数の描画回路と、前記
複数の描画回路の生成する複数の画像情報を記憶する複
数のフレームメモリ回路と、前記複数のフレームメモリ
回路の記憶データを入力しＣＲＴ上に表示すべき一画面
映像データとして合成出力するフレームメモリ合成回路
と、全体動作を制御する主処理回路とを備えて構成され
る。
、ＣＲＴ上に表示すべき一画面を分割した複数の分担画
面に関する画像情報を生成する複数の描画回路と、前記
複数の描画回路の生成する複数の画像情報を記憶する複
数のフレームメモリ回路と、前記複数のフレームメモリ
回路の記憶データを入力しＣＲＴ上に表示すべき一画面
映像データとして合成出力するフレームメモリ合成回路
と、全体動作を制御する主処理回路とを備えて構成され
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例の構成を示すブ
ロック図である。
ロック図である。
【０００８】図１に示す実施例は、全体動作を制御する
主処理回路１と、一表示画面の分担情報を出力する複数
の描画回路２−１〜２−ｎと、描画回路２−１〜２−ｎ
の出力する画像情報を記憶するフレームメモリ３−１〜
３−ｎと、フレームメモリ３−１〜３−ｎの記憶画像情
報を一表示画面に合成出力するフレームメモリ合成回路
４と、ＣＲＴ５とを備えて成る。
主処理回路１と、一表示画面の分担情報を出力する複数
の描画回路２−１〜２−ｎと、描画回路２−１〜２−ｎ
の出力する画像情報を記憶するフレームメモリ３−１〜
３−ｎと、フレームメモリ３−１〜３−ｎの記憶画像情
報を一表示画面に合成出力するフレームメモリ合成回路
４と、ＣＲＴ５とを備えて成る。
【０００９】次に、本実施例の動作について説明する。
【００１０】主処理回路１は、全体の動作を制御するた
めの処理回路であり、一画面内の表示における描画回路
２−１〜２−ｎの描画の分担を定めて描画回路２−１〜
２−ｎの描画を制御する。
めの処理回路であり、一画面内の表示における描画回路
２−１〜２−ｎの描画の分担を定めて描画回路２−１〜
２−ｎの描画を制御する。
【００１１】描画回路２−１〜２−ｎは、主処理回路１
から制御され、フレームメモリ回路３−１〜３−ｎに対
し画像情報を書き込む。
から制御され、フレームメモリ回路３−１〜３−ｎに対
し画像情報を書き込む。
【００１２】フレームメモリ回路３−１〜３−ｎに書き
込まれた画像情報はＣＲＴ５への画像信号の出力タイミ
ングに従ってフレームメモリ合成回路４に書き込まれて
各画素単位で合成されＣＲＴ５に出力されて合成表示が
得られる。
込まれた画像情報はＣＲＴ５への画像信号の出力タイミ
ングに従ってフレームメモリ合成回路４に書き込まれて
各画素単位で合成されＣＲＴ５に出力されて合成表示が
得られる。
【００１３】こうして合成表示される画面の描画速度は
、主処理回路の制御によって制御しうるので、一台の描
画回路で一義的に決定される描画速度よりも著しく高速
化できる。
、主処理回路の制御によって制御しうるので、一台の描
画回路で一義的に決定される描画速度よりも著しく高速
化できる。
【００１４】
【発明の効果】以上説明したように本発明は、ＣＲＴに
表示すべき一画面を複数の描画回路によって分担し、描
画回路ごとの画像情報を合成してＣＲＴ上に表示させる
ことにより、容易に描画の高速化が確保できるという効
果がある。
表示すべき一画面を複数の描画回路によって分担し、描
画回路ごとの画像情報を合成してＣＲＴ上に表示させる
ことにより、容易に描画の高速化が確保できるという効
果がある。
【図１】本発明の実施例の構成を示すブロック図である
。
。
１ 主処理回路
２−１〜２−ｎ 描画回路
３−１〜３−ｎ フレームメモリ回路４
フレームメモリ合成回路 ５ ＣＲＴ
フレームメモリ合成回路 ５ ＣＲＴ
Claims (1)
- 【請求項１】 ＣＲＴ上に表示すべき一画面を分割し
た複数の分担画面に関する画像情報を生成する複数の描
画回路と、前記複数の描画回路の生成する複数の画像情
報を記憶する複数のフレームメモリ回路と、前記複数の
フレームメモリ回路の記憶データを入力しＣＲＴ上に表
示すべき一画面映像データとして合成出力するフレーム
メモリ合成回路と、全体動作を制御する主処理回路とを
備えて成ることを特徴とする高速描画方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142834A JPH04366895A (ja) | 1991-06-14 | 1991-06-14 | 高速描画方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3142834A JPH04366895A (ja) | 1991-06-14 | 1991-06-14 | 高速描画方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04366895A true JPH04366895A (ja) | 1992-12-18 |
Family
ID=15324700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3142834A Pending JPH04366895A (ja) | 1991-06-14 | 1991-06-14 | 高速描画方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04366895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07199905A (ja) * | 1993-12-27 | 1995-08-04 | Nec Corp | 図形描画方式 |
-
1991
- 1991-06-14 JP JP3142834A patent/JPH04366895A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07199905A (ja) * | 1993-12-27 | 1995-08-04 | Nec Corp | 図形描画方式 |
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