JPH04367045A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にセキュリティ機能、アクセス禁止機能を備えた
半導体記憶装置に関するものである。

【０００２】

【従来の技術】図７は従来の半導体記憶装置を概略的に
示したブロック図である。一般に半導体記憶装置１に内
蔵されているメモリ部２には内部記憶データをリード／
ライトするために、アドレスバス６、制御バス７および
データバス８が接続されている。メモリ部２がＳＲＡＭ
（スタティック・ランダムアクセスメモリ）である場合
には、制御バス７はチップイネーブル信号、アウトプッ
トイネーブル信号及びライトイネーブル信号を含み、メ
モリ部２がＲＯＭ（リードオンリメモリ）である場合に
は、チップイネーブル信号及びアウトプットイネーブル
信号を含む。このようなメモリ部（メモリＩＣ）２の動
作は、例えば１９８６年９月に日本電子工業振興協会か
ら発行された「ＩＣメモリカードガイドライン」等に開
示されているので詳細な説明は省略する。一般にこれら
の半導体記憶装置は外部からの信号に対し無条件に動作
する。すなわち、所定の信号を半導体記憶装置に印加す
れば、リード／ライト動作が行なわれ、誰でもメモリ部
内の該当するメモリ領域にアクセスすることができる。

【０００３】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように、誰でもがメモリ領域へリード／ライト
アクセスすることが可能であり、リード／ライト動作に
関するセキュリティ機能がなかった。一方、情報および
データのパーソナル化が進むにつれて、情報およびデー
タの偽造や改ざん、或は無断コピーを防止することが望
まれてきている。しかし従来の半導体記憶装置では、多
大な開発費を費やしたアプリケーションソフト、オペレ
ーションステム、フォントデータ等の各種情報が容易に
コピー、偽造あるいは改ざんされてしまうという問題点
があった。

【０００４】この発明は上記のような問題点を解決する
ためになされたもので、該半導体記憶装置の使用が許可
された人あるいは使用が許可された端末器（情報処理機
器）以外で使用された場合には、メモリ領域へのリード
／ライトアクセスを禁止するようにしたセキュリティ機
能を有する半導体記憶装置を得ることを目的とする。

【０００５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、情報処理機器に接続されて記憶媒体として使
用される半導体記憶装置であって、上記情報処理機器か
らの情報を記憶する第１の記憶手段と、上記半導体記憶
装置を使用する使用者が任意に決定したセキュリティコ
ードを記憶する第２の記憶手段と、上記情報処理機器に
より上記第１の記憶手段をアクセスするとき、又は上記
第２の記憶手段へセキュリティコードを書き込むとき使
用されるアドレスバス、データバス及び制御バスを含む
アクセス手段と、上記第２の記憶手段から発生されるセ
キュリティコードと上記情報処理機器での疑似アクセス
により上記アドレスバス及び上記データバスに夫々送ら
れるアドレス信号及びデータ信号とを照合する照合手段
と、電力印加時に上記制御バスを上記照合手段及び上記
第２の記憶手段へ接続し、該照合手段の照合において上
記セキュリティコードと上記アドレス信号及び上記デー
タ信号が一致した時に、上記制御バスを上記第１の記憶
手段に接続して該記憶手段へのアクセスを可能にする制
御バス切換手段とを備えたものである。

【０００６】また、この発明に係る半導体記憶装置は、
第１の記憶手段、第２の記憶手段、アクセス手段、照合
手段および制御バス切換手段からなり、並列接続された
複数個のセキュリティ機能付記憶ブロックと、アドレス
信号の上位アドレス信号に従って上記複数個のセキュリ
ティ機能付記憶ブロックの少なくとも１つを疑似アクセ
ス可能な状態にする記憶ブロック選択手段とを備え、上
記複数個のセキュリティ機能付記憶ブロックは個々にセ
キュリティ機能が働くようにされているものである。

【０００７】また、この発明に係る半導体記憶装置は、
疑似アクセスの回数をカウントし所定の回数を越えると
、以後の疑似アクセスを禁止する疑似アクセス禁止手段
をさらに備えたものである。

【０００８】

【作用】この発明においては、半導体記憶装置の利用者
が任意に決定したセキュリティコードを、まず第２の記
憶手段に記憶させておく。一方、この半導体記憶装置を
使用することが許されている情報処理機器である端末器
は例えばプログラム等に従って、半導体記憶装置が接続
されると必ず最初に、第２の記憶手段から発生されるセ
キュリティコードと同じコードのアドレス信号、データ
信号を夫々アクセス手段のアドレスバス、データバスへ
送るための疑似アクセスを行う。半導体記憶装置におい
ては、端末器に接続されて電力が印加された時には、制
御バス切換手段により制御バスは照合手段に接続されて
おり、この状態で第１の記憶手段へのリード／ライトア
クセスは不可能である。そして、セキュリティコードと
疑似アクセスによる端末機からのアドレス信号、データ
信号とが照合手段で照合され、これらが一致した場合に
制御バス切換手段が制御バスを第１の記憶手段に接続す
るようにする。

【０００９】また、発明においては、セキュリティ機能
付記憶ブロックを複数個並列接続して設けた半導体記憶
装置とし、例えば１つの半導体記憶装置を異なるアプリ
ケーションで使用するものである。各セキュリティ機能
付記憶ブロックの第２の記憶手段にあらかじめセキュリ
ティコードを記憶させておき、個々の記憶ブロック単位
でそれぞれセキュリティ機能を持つようにする。そして
記憶ブロック選択手段によって、アドレスバスの上位ア
ドレス信号に従って複数個のセキュリティ機能付記憶ブ
ロックの少なくとも１つが疑似アクセス可能な状態にさ
れる。

【００１０】また、この発明においては、疑似アクセス
禁止手段によって疑似アクセスの回数がカウントされ、
所定の回数を越えると以後の疑似アクセスを禁止するよ
うにしてセキュリティコードの解読を困難にしている。

【００１１】

【実施例】

実施例１．図２はこの発明による半導体記憶装置と端末
器との関係の一例を示す斜視図である。図２において、
１００は半導体記憶装置、１０１は情報処理機器例えば
端末器であって、半導体記憶装置１００がメモリカード
として示されており、これが端末器１０１の挿入口から
挿入されると端末器１０１と電気的に接続され、記憶装
置として使用される。図１はこの発明による半導体記憶
装置の一実施例の内部の基本構成を示すブロック図であ
る。図１において、図７と対応する部分には同一符号を
付して説明する。本実施例では、半導体記憶装置１００
はメモリ部２の外に、第１の記憶手段としての照合部３
、デマルチプレクサ４、および第２の記憶手段としての
セキュリティコード記憶部５をさらに備えている。そし
てアドレスバス６、データバス８がメモリ部２、照合部
３およびセキュリティコード記憶部５にそれぞれ接続さ
れる。セキュリティコード記憶部５はＮビートのセキュ
リティコードを記憶し、照合部３へセキュリティコード
バス９を介してセキュリティコードを発生する。このセ
キュリティコードはアドレスバス６のアドレス信号、デ
ータバス８のデータ信号を合わせた全ビットでもよく、
また、アドレスバス６のアドレス信号だけ、あるいはデ
ータバス８のデータ信号だけのビットで構成されていて
もよい。いずれの場合でも外部から照合部３へ入力すべ
きコードのビット数とこのセキュリティコード記憶部５
から発生されるセキュリティコードのビット数は同じに
しておく。セキュリティコード記憶部５への外部からの
セキュリティコードの書き込みは、半導体記憶装置１０
０が端末器１０１に接続された後、端末器１０１の操作
もしくはプログラムによってアドレスバス６、データバ
ス８に所望のセキュリティコードを送り、かつ制御バス
７をイネーブル状態にしておく。このセキュリティコー
ド書き込みの動作中は、セキュリティコード記憶部５か
らセキュリティコードバス９へはセキュリティコードは
発しないようにする。こうすることによりセキュリティ
コード書き込み中は以下に説明する照合動作を行わない
ので、この照合動作に妨害されることなくセキュリティ
コード記憶部５へのセキュリティコードの書き込みが行
える。そして、一度セキュリティコードを記憶したセキ
ュリティコード記憶部５は、制御バス７上の制御信号に
含まれる書き込み禁止信号が立ち上がり、以後の書き込
みを禁止する。またこのセキュリティコード記憶部５は
、例えば不揮発性メモリで構成されており、半導体記憶
装置１００が端末器１０１から切り離され、電力の供給
が止まってもその記憶内容は、消え去らないものとする
。したがって半導体記憶装置１００の利用者は１度だけ
セキュリティコードを設定することができる。このよう
にしてセキュリティコードを記憶させた後のこの半導体
記憶装置１００を使用することが許されている図２に示
す端末器１０１は例えばプログラム等に従って、半導体
記憶装置１００が接続されると必ず最初に、予め定めら
れた上記セキュリティコードと同じコードのアドレス信
号、データ信号を夫々半導体記憶装置１００のアドレス
６、データバス８へ送るための疑似アクセスを行うよう
にさせる。なお、この疑似アクセスは使用者が端末器１
０１のキーを操作して手動で行なうようにしてもよい。 図１に戻って、照合部３は端末器１０１からアドレスバ
ス６、データバス８を通じて送られてくるアドレス信号
、データ信号と、セキュリティコード記憶部５からセキ
ュリティコードバス９を通じて送られてくるセキュリテ
ィコードを比較照合するもので、両者が一致すればその
出力側に“Ｈ”レベルの切換信号１１をラッチ出力し、
不一致の場合は切換信号１１を“Ｌ”レベルに維持する
。１入力２出力のデマルチプレクサ４は制御バス７の切
換接続を行う制御バス切換手段を構成し、切換信号１１
が“Ｈ”レベルになると制御バス７をメモリ部２側に切
り換えて接続し、切換信号１１が“Ｌ”レベルの場合は
、制御バス７を照合部３及びセキュリティコード記憶部
５に接続した状態を維持する。なお、このデマルチプレ
クサ４は、他の半導体スイッチに置き換えることもでき
る。図３は図１においてメモリ部２が例えばＭＡＳＫＰ
ＯＭである場合の照合部３の回路構成の一例を示す回路
図である。この場合、制御バス７はチップイネーブル信
号２７とアウトプットイネーブル信号２８を有する。コ
ンパレータ２１はセキュリティコードバス９のセキュリ
ティコードとアドレスバス６のアドレス信号及びデータ
バス８のデータ信号とを比較照合して、両者が一致すれ
ば“Ｈ”レベルの、不一致であれば“Ｌ”レベルの照合
結果信号２６を出力する。Ｄ型フリップフロップ２２は
、アウトプットイネーブル信号２８がトリガ信号として
そのトリガ端子Ｔに印加されると、コンパレータ２１か
らの照合結果信号２６を切換信号１１としてラッチ出力
するものである。３ステートノンインバータ２０ａ〜２
０ｎ及びチップイネーブル信号２７をインバータ２３で
反転して得たゲート信号３３により制御される。 特に３ステートノンインバータ２０ａ〜２０ｎは出力側
に接続されたプルアップ抵抗器（図示せず）を内蔵した
抵抗器内蔵型の３ステートノンインバータである。Ｄ型
フリップフロップ２２は、その入力端子Ｄへの入力信号
をトリガ端子Ｔへのトリガ信号の立下りエッジでラッチ
出力するもので、従って照合結果信号２６はアウトプッ
トイネーブル信号２８の立下りエッジでラッチされ、切
換信号１１として出力される。プルダウン抵抗器２５ａ
〜２５ｃはこれに接続された信号線がフローティング状
態の時にこれ等の信号線を“Ｌ”レベルにする。Ｄ型フ
リップフロップ２２のリセット端子Ｒにはリセット端子
Ｒにはリセット用抵抗器２４およびリセット用コンデン
サ３２が接続され、電力印加時には出力端子Ｑは“Ｌ”
レベルにリセットされる。３２がステートノンインバー
タ２０ａ〜２０ｎはゲート信号３３が“Ｌ”レベルの時
はこれの内部で出力側がプルアップされており、その出
力は“Ｈ”レベルとなる。また、図４に図３の各信号の
タイミングチャートを示す。

【００１２】次に動作を説明する。半導体記憶装置１０
０が端末器１０１に接続され電力が印加された時には、
照合部３からの切換信号１１が“Ｌ”レベル状態にあり
、デマルチプレクサ４は図１に示すように制御バス７を
照合部３に接続している。この状態では、端末器１０１
はメモリ部２へアクセスすることは不可能である。端末
器１０１はメモリ部２へのアクセスを可能にするために
は、セキュリティコード記憶部５から発生されるセキュ
リティコードを全く同じコードのアドレス信号、データ
信号を夫々アドレスバス６、データバス８に送るための
疑似アクセスを行う必要がある。そこで図３および図４
に従って照合動作について説明する。セキュリティコー
ド記憶部５から発生されたセキュリティコードと端末器
１０１からアドレスバス６、データバス８へ送られたコ
ードは、照合部３内のコンパレータ２１で照合される。 照合の結果、双方のコードが一致した場合には“Ｈ”レ
ベルの照合結果信号（一致信号）２６を、不一致の場合
には“Ｌ”レベルの照合結果信号（不一致信号）２６を
出力する。コンパレータ２１の入力端子Ｂ１〜Ｂｎには
常時、セキュリティコード記憶部５からセキュリティバ
ス９を介してセキュリティコードが入力されている。一
方、制御バス７上のチップイネーブル信号２７が“Ｌ”
レベル状態の時はケート信号３３が“Ｈ”レベル状態な
ので３ステートノンインバータ２０ａ〜２０ｎがイネー
ブル状態となり、アドレスバス６上のアドレス信号及び
データ信号がコンパレータ２１の入力端子Ａ１〜Ａｎに
入力される。コンパレータ２１はチップイネーブル信号
２７が“Ｌ”レベル状態にある図４に示す期間Ｔの間の
適当な時点（この実施例では期間Ｔの最初になっている
）で入力端子Ａ１　〜Ａｎ　に入力されたパラレル信号
すなわち、アドレス信号，データ信号と入力端子Ｂ１〜
Ｂｎに入力されたパラレル信号すなわちセキュリティコ
ードとの比較照合を行い、上述した一致或は不一致を示
す照合結果信号２６を出力する。次に３ステートノンイ
ンバータ２９はゲート信号３３が“Ｈ”レベルでイネー
ブル状態にあるので、制御バス７上のアウトプットイネ
ーブル信号２８がＤ型フリップフロップ２２のトリガ入
力端子Ｔに供給され、その立下りエッジにて、フリップ
フロップ２２は照合結果信号２６を“Ｌ”レベルの切換
信号１１としてラッチ出力する。この状態ではデマルチ
プレクサ４により制御バス７が照合部３及びセキュリテ
ィコード記憶部５に接続されているので、端末器１０１
はメモリ部２をアクセスすることはできない。しかし、
端末器１０１における疑似アクセスによりアドレスバス
６、データバス８にセキュリティコードと同じコードの
アドレス信号、データ信号を夫々送った場合には、コン
パレータ２１の作用により“Ｈ”レベルの照合結果信号
（一致信号）２６が出力され、さらにＤ型フリップフロ
ップ２２において、アウトプットイネーブル信号２８の
立下りエッジで“Ｈ”レベルの切換信号１１がラッチ出
力される。切換信号１１が“Ｈ”レベルになると、デマ
ルチプレクサ４は制御バス７をメモリ部２側に接続し、
ここで始めて端末器１０１からのメモリ部２へのアクセ
スが可能となる。一方、照合部３はセキュリティ記憶部
５と共に制御バス７から切り離され、３はステートノン
インバータ２０ａ〜２０ｎおよび２９はディセーブル状
態となる。３ステートノンインバータ２０ａ〜２０ｎは
上述したようにプルアップ抵抗器を内蔵したものであり
、ディセーブル状態では出力が“Ｈ”レベルとなり、コ
ンパレータ２１の入力端子Ａ１〜Ａｎには全て“Ｈ”レ
ベルの信号が出力される。従ってセキュリティコードは
全てが“Ｈ”レベルのものは避けるべきである。また、
全てが“Ｌ”レベルのコードも解読されやすいので避け
るべきである。従って、第三者がこのセキュリティコー
ドを知り得ることはないので、メモリ部２へのアクセス
は不可能である。

【００１３】実施例２．第３者がセキュリティコードを
解読するために端末器１０１よりアドレス信号、データ
信号を変化させて何回かの疑似アクセスを行う場合が考
えられる。図５はこのような解読を防止するための疑似
アクセス禁止手段を備えたこの発明の他の実施例を示す
回路図であり、ここでは図３の照合部３のＤ型フリップ
フロップ２２のトリガ端子Ｔの入力側を部分的に示す。 本実施例では図３のインバータ２３が３ステートバッフ
ァ３１に置き換えられると共に、この３ステートバッフ
ァ３１とＤ型フリップフロップ２２のトリガ端子Ｔとの
間にＮ回カウント回路３０が設けられる。このＮ回カウ
ント回路３０は３ステートノンインバータ２９の出力信
号すなわちアウトプットイネーブル信号２８の立下りを
カウントし、所定の回数を越えると、３ステートバッフ
ァ３１の制御端子に“Ｈ”レベル信号をラッチ出力し、
これをディセーブル状態にする。これにより以後の照合
動作すなわち疑似アクセスが禁止され、解読をより困難
にすることができる。このＮ回カウンタ回路３０は、例
えば複数のフリップフロップを直列に接続して構成した
Ｎカウンタあるいはカウンタメモリによるものでよく、
その詳細な説明は省略する。このカウンタ回路３０を不
揮発性のもので構成すれば、Ｎ回カウントすると以後電
力印加時にはカウント回路３０は“Ｈ”レベル信号を出
力しているので、メモリ部２にアクセスすることは不可
能となり、半導体記憶装置１００はメモリとして使用で
きなくなり、第３者によるセキュリティコードの解読が
防止される。 実施例３．図６はこの発明のさらに他の実施例を示すブ
ロック図である。半導体記憶装置１１０は図１に示す半
導体記憶装置１００と同じ構成を有するセキュリティ機
能付記憶ブロック１００ａを複数個並列に実装したもの
である。半導体記憶装置１１０への外部からのカードイ
ネーブル信号４２はアドレスデコーダ４０に供給される
。アドレスデコーダ４０はカードイネーブル信号４２を
、複数の記憶ブロック１００ａのうちのアドレスバス６
上の上位アドレス信号４１に従った所定のものにチップ
イネーブル信号４３ａ〜４３ｎとして選択的に印加する
。これにより複数の記憶ブロック１００ａのうちの所定
の記憶ブロックへ上述したセキュリティコードの書き込
み、疑似アクセス、さらに照合の結果によってメモリ部
へのリード／ライトアクセスが可能となる。各記憶ブロ
ック１００ａのセキュリティコードは同一であってもよ
く、またそれぞれ異なったセキュリティコードであって
もよい。異なるセキュリティコードを設定しておけば各
ブロックで独立したセキュリティ機能が働く。また、ま
た、各記憶ブロック１００ａ内のメモリ部２（図１参照
）は一種類のメモリに限らず、ＭＡＳＫＲＯＭ、ＳＲＡ
Ｍ、ＯＴＰＲＯＭ、ＥＰＲＯＭ、Ｅ２　ＰＲＯＭ、フラ
ッシュＥ２　ＰＲＯＭ等の異なった種類のメモリが混在
していてもよい。また、上記各実施例においても、メモ
リ部２の種類は上述したものに限定されない。また、当
然ながら各セキュリティ機能付記憶ブロック１００ａが
図５に示す疑似アクセス禁止手段をそれぞれ設けたもの
であってもよい。

【００１４】

【発明の効果】以上説明したようにこの発明によれば、
セキュリティコードを記憶する第２の記憶手段から発生
されるセキュリティコードと、端末器からアドレスバス
、データバスに送られてきたアドレス信号、データ信号
とを照合手段で比較照合し、両者が一致したときに初め
て制御バスが情報を記憶する第１の記憶手段に接続され
、第１の記憶手段へのアクセスが可能になるようにした
ので、第１の記憶手段へのアクセスが可能になるように
したので、該半導体記憶装置の使用が許可された人ある
いは使用が許された端末器以外は半導体記憶装置の第１
の記憶手段にアクセスすることができず、貴重なデータ
が第３者によって偽造、改ざんあるいは無断でコピーさ
れることが防止でき、貴和名秘密保全性の高い半導体記
憶装置を提供できるという効果を奏する。また、従来の
アクセス手段および制御信号をそのまま残したので、汎
用性があり、また現状の端末器のインターフェイス回路
をそのまま使用できるという効果も奏する。

【００１５】また、この発明によれば、セキュリティ機
能付記憶ブロックを複数個、並列接続して設けた半導体
記憶装置となし、各セキュリティ機能付記憶ブロックを
アドレス信号に従って選択的にアクセス可能にするよう
にしたので、各記憶ブロックに異なるセキュリティコー
ドを設定すれば、記憶ブロック毎に独立したセキュリテ
ィ機能が得られ、１つの半導体記憶装置を複数のアプリ
ケーシヨンで使用する場合に各アプリケーシヨンで独立
したセキュリティ機能が得られるという効果を奏する。

【００１６】また、この発明によれば、疑似アクセスの
回数をカウントし、所定の回数を越えた場合に以後のア
クセスを禁止するアクセス禁止手段を設けたので、セキ
ュリティコードの解読をより難しくすることができると
いう効果を奏する。

【図面の簡単な説明】

【図１】この発明による半導体記憶装置の一実施例を示
すブロック図である。

【図２】この発明による半導体記憶装置と端末器との関
係の一例を示す斜視図である。

【図３】この発明の要部の一例を示す回路図である。

【図４】図３の回路の各信号の照合動作時のタイミング
チャートである。

【図５】この発明の他の実施例の要部を部分的に示す回
路図である。

【図６】この発明による半導体記憶装置のさらに他の実
施例を示すブロック図である。

【図７】従来の半導体記憶装置を概略的に示すブロック
図である。

【符号の説明】

２　　　　メモリ部 ３　　　　照合部 ４　　　　デマルチプレクサ ５　　　　セキュリティコード記憶部 ６　　　　アドレスバス ７　　　　制御バス ８　　　　データバス ３０　　　　Ｎ回カウント回路 １００　　　　半導体記憶装置 １０１　　　　端末器 １１０　　　　半導体記憶装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　情報処理機器に接続されて記憶媒体と
   して使用される半導体記憶装置であって、上記情報処理
   機器からの情報を記憶する第１の記憶手段と、上記半導
   体記憶装置を使用する使用者が任意に決定したセキュリ
   ティコードを記憶する第２の記憶手段と、上記情報処理
   機器により上記第１の記憶手段をアクセスするとき、又
   は上記第２の記憶手段へセキュリティコードを書き込む
   とき使用されるアドレスバス、データバス及び制御バス
   を含むアクセス手段と、上記第２の記憶手段から発生さ
   れるセキュリティコードと上記情報処理機器での疑似ア
   クセスにより上記アドレスバス及び上記データバスに夫
   々送られるアドレス信号及びデータ信号とを照合する照
   合手段と、電力印加時に上記制御バスを上記照合手段及
   び上記第２の記憶手段へ接続し、該照合手段の照合にお
   いて上記セキュリティコードと上記アドレス信号及び上
   記データ信号が一致した時に、上記制御バスを上記第１
   の記憶手段に接続して該記憶手段へのアクセスを可能に
   する制御バス切換手段とを備えたことを特徴とする半導
   体記憶装置。
2. 【請求項２】　　疑似アクセスの回数をカウントし所定
   の回数を越えると、以後の疑似アクセスを禁止する疑似
   アクセス禁止手段をさらに備えた請求項１記載の半導体
   記憶装置。
3. 【請求項３】　　各々第１の記憶手段、第２の記憶手段
   、アクセス手段、照合手段および制御バス切換手段から
   なり、並列接続された複数個のセキュリティ機能付記憶
   ブロックと、アドレス信号の上位アドレス信号に従って
   上記複数個のセキュリティ機能付記憶ブロックの少なく
   とも１つを疑似アクセス可能な状態にする記憶ブロック
   選択手段とを備え、上記複数個のセキュリティ機能付記
   憶ブロックは個々にセキュリティ機能が働くようにされ
   ている請求項１記載の半導体記載装置。
4. 【請求項４】　　各セキュリティ機能付記憶ブロックは
   、疑似アクセスの回数をカウントし所定の回数を越える
   以後の疑似アクセスを禁止する疑似アクセス禁止手段を
   それぞれ備えている請求項３記載の半導体記憶装置。