JPH04368170A - 半導体保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の入力また
は出力部分に挿入され、静電気放電（ＥＳＤ：Ｅｌｅｃ
ｔｒｏ−Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）等のサー
ジ電圧から半導体装置を保護するための回路に関する。

【０００２】

【従来の技術】図８は、従来の半導体保護回路の一例を
示す回路図である。この保護回路は半導体装置の入力部
分に挿入されるものであり、入力（ＩＮ）端子に加わる
サージ電圧をクランプするためのプルアップダイオード
１およびプルダウンダイオード３と、電流を制限し、さ
らに内部回路へ過電圧が印加されるのを防止するための
入力抵抗２とからなる。

【０００３】図９は、図８に示す半導体保護回路の具体
的構成を示す断面図である。図９に示す半導体保護回路
は、内部回路、つまり保護対象としての半導体装置と同
一の半導体基板上に形成されている。

【０００４】ＳｉからなるＮ形基板１１の表面には入力
抵抗２を構成するＰ＋形拡散領域１３が形成されている
。また、Ｎ形基板１１の所定領域にはＰ形ウェル領域１
２が形成されているとともに、このＰ形ウェル領域１２
の表面にはＮ＋形拡散領域１４が形成されている。そし
て、Ｐ＋形拡散領域１３は内部回路に接続されるととも
に、基板コンタクト用Ｎ＋形領域１６を介してＮ形基板
１１に基準電圧ＶＤＤが印加され、これにより、このＰ
＋形拡散領域１３とＮ形基板１１との間にプルアップダ
イオード１が形成されている。一方、Ｎ＋形拡散領域も
内部回路に接続されるとともに、Ｐウェルコンタクト用
Ｐ＋形領域１５を介してＰ形ウェル領域１２が接地され
、これにより、Ｐ形ウェル領域１２とＮ＋形拡散領域１
４との間にプルダウンダイオード３が形成されている。

【０００５】以上のような構成の保護回路の入力端子に
サージ電圧が印加された場合、サージ電圧の極性により
、プルアップダイオード１またはプルダウンダイオード
３のいずれかが逆バイアスされてブレークダウン電流が
流れ、サージ電圧がクランプされて内部回路が保護され
る。

【０００６】なお、図９において、１７はフィールド酸
化膜、１８は層間絶縁膜、１９は寄生ＰＭＯＳ用チャネ
ルストップＮ形拡散領域、２０は寄生ＮＭＯＳ用チャネ
ルストップＰ形拡散領域である。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の保護回路では、プルアップダイオード１
およびプルダウンダイオード３のブレークダウン電圧は
、当該ダイオードのアノードおよびカソード領域を構成
する拡散領域１３、１４のエッジ部の耐圧で決まり、電
流がこの部分に集中して流れるために拡散領域１３、１
４のエッジ部が破壊されやすいという問題点があった。 特に、ＥＳＤ等のように短時間に集中して印加されるサ
ージ電圧の場合、電流の集中による発熱が十分に拡散さ
れる前に拡散領域１３、１４のエッジ部が破壊されてし
まうために、このエッジ部への電流集中の傾向が顕著に
なる。これについて、図１０を参照してさらに詳しく説
明する。

【０００８】図１０はプルアップダイオード１を構成す
る部分を拡大して示した断面図である。この図において
、ブレークダウン電流はカソードであるＮ＋形拡散領域
１６からアノードであるＰ＋形拡散領域１３に流れる。 その際、次の２つの理由により電流はＰ＋形拡散領域１
３のエッジ部１３ａに集中する。

【０００９】まず、このエッジ部１３ａは曲率半径をも
っており、このような曲率半径を有する領域は電界集中
効果により他の領域１３ｂに比較して耐圧が低くなる。 同時に、このエッジ部１３ａはフィールド酸化膜１７の
下に設けたＮ形拡散領域１９に接しているが、このＮ形
拡散領域１９は、上述のようにＮ＋形拡散領域１６とＰ
＋形拡散領域１３との間に寄生ＰＭＯＳが生ずるのを防
ぐためのチャネルストップ用領域であり、Ｎ形基板１１
より約１桁高い不純物濃度を有している。このため、Ｐ
＋形拡散領域１３とＮ形拡散領域１９とが接するエッジ
部１３ａの耐圧は、Ｐ＋形拡散領域１３がＮ形基板１１
に接する部分より低くなる。このように、エッジ部１３
ａの耐圧が低くなるため、ブレークダウン電流はエッジ
部１３ａに集中する。

【００１０】さらに、Ｐ＋形拡散領域１３とＮ＋形拡散
領域１６との間の基板表面には、上述した不純物濃度の
高いＮ形拡散領域１９が存在するため、Ｎ＋形拡散領域
１６からＰ＋形拡散領域１３に流れる電流の経路のうち
で、Ｎ形拡散領域１９を通るものが最も抵抗が小さくな
る。そのためブレークダウン電流がますますエッジ部１
３ａに集中しやすくなる。

【００１１】これらの理由により、サージ電圧によるブ
レークダウン電流に起因する発熱部１００は、そのほと
んどがＰ＋形拡散領域１３のエッジ部１３ａに集中し、
このエッジ部１３ａが破壊されやすくなる。以上はプル
アップダイオード１について説明したが、プルダウンダ
イオード３についても同様である。従って、図９に示し
た従来の保護回路では、サージ電圧に対して十分な耐量
が得にくいという問題点があった。

【００１２】本発明の目的は、ＥＳＤ等のサージ電圧に
対する耐量の大きい半導体保護回路を提供することにあ
る。

【００１３】

【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明は、半導体基板２１、２２
内にこの基板２１、２２と同一導電形でかつ半導体基板
２１、２２より高い不純物濃度を有する第１の拡散領域
２４、２７と反対導電形の第２の拡散領域２５、２６と
が形成され、これら拡散領域２４〜２７によりプルアッ
プまたはプルダウン用ダイオード３０、３１が形成され
た半導体装置の保護回路に適用される。そして、上述の
目的は、前記半導体基板２１、２２内に溝領域２３を複
数形成するとともに、これら溝領域２３のうち隣接する
溝領域２３の各側壁２３Ａ、２３Ｂを相対向するように
形成し、前記第１および第２の拡散領域２４〜２７を、
前記隣接する溝領域２３の相対向する各側壁２３Ａ、２
３Ｂにそれぞれ形成することにより達成している。

【００１４】

【作用】半導体基板２１、２２内に形成された第１およ
び第２の拡散領域２４〜２７は、隣接する溝領域２３の
相対向する側壁２３Ａ、２３Ｂに沿って設けられ、広範
囲に亙って略平行に対向している。このため、電流はこ
の対向面に垂直な方向に沿ってほぼ一次元的に流れ、発
熱部はＰＮ接合面の全体に亙る。

【００１５】なお、本発明の構成を説明する前記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００１６】

【実施例】

−第１実施例− 図１〜図４により本発明の第１実施例を説明する。図１
は、本発明による半導体保護回路の第１実施例の構成を
示す断面図である。この図において、２１はＳｉからな
るＮ形基板、２２はＮ形基板２１内部に形成されたＰ形
ウェル領域である。これらＮ形基板２１およびＰ形ウェ
ル領域２２の表面には複数の溝領域２３が形成され、そ
の底部には絶縁膜２８Ｂが形成されている。これら溝領
域２３は、互いに隣接する一対の溝領域２３の各側壁２
３Ａ、２３Ｂが相対向するように形成されている。そし
て、互いに隣接する溝領域２３の相対向する側壁２３Ａ
、２３Ｂには、これら側壁２３Ａ、２３Ｂに沿って拡散
領域２４〜２７が形成されている。

【００１７】より具体的には、Ｐ形ウェル領域２２内に
形成された溝領域２３には、その相対向する側壁に沿っ
てＰ＋形拡散領域２４およびＮ＋形拡散領域２５が形成
されている。これら拡散領域２４、２５は、それぞれポ
リ−Ｓｉ等からなる電極２９を介して接地（ＧＮＤ）端
子および入力（ＩＮ）端子に接続され、これにより、プ
ルダウンダイオード３０がＰ形ウェル領域２２内の溝領
域２３間に形成されている。ここに、Ｐ＋形拡散領域２
４はプルダウンダイオード３０のアノード領域を、Ｎ＋
形拡散領域２５はプルダウンダイオード３０のカソード
領域をそれぞれ構成している。

【００１８】同様に、Ｎ形基板２１内に形成された溝領
域２３には、その相対向する側壁に沿ってＰ＋形拡散領
域２６およびＮ＋形拡散領域２７が形成されている。こ
れら拡散領域２６、２７は、それぞれポリ−Ｓｉ等から
なる電極２９を介して入力（ＩＮ）端子および電源（Ｖ
ＤＤ）端子に接続され、これにより、プルアップダイオ
ード３１がＮ形基板２１内の溝領域２３間に形成されて
いる。ここに、Ｐ＋形拡散領域２６はプルダウンダイオ
ード３１のアノード領域を、Ｎ＋形拡散領域２７はプル
ダウンダイオード３１のカソード領域をそれぞれ構成し
ている。なお、図１において２８ＡはＮ形基板２１表面
に形成された絶縁膜である。

【００１９】次に、図３および図４を参照して、本実施
例の半導体保護回路の製造方法について説明する。

【００２０】まず、Ｎ形基板２１の所定の領域に周知の
方法、例えばボロンイオン注入法等によりＰ形ウェル領
域２２を形成するとともに、表面にＳｉＯ２等からなる
絶縁膜２８Ａを形成する（図３（ａ））。

【００２１】次に、所定領域の絶縁膜２８Ａをフォトエ
ッチングにより除去し、残った絶縁膜２８をマスクとし
、ＲＩＥ法等により溝領域２３を形成する（図３（ｂ）
）。特に、ＲＩＥ法によれば、溝領域２３の側壁２３Ａ
、２３Ｂを精度良く平行に形成することができ、非常に
好ましい。

【００２２】さらに、溝領域２３の底面にＳｉＯ２等か
らなる絶縁膜２８Ｂを形成する（図３（ｃ））。具体的
には、スパッタ法、蒸着法等の指向性の良い薄膜形成法
により絶縁膜を基板２１表面および溝領域２３の壁部に
形成した後、溝領域２３の側壁２３Ａ、２３Ｂに付着し
た余分な絶縁膜をウエットエッチング等により除去して
、最終的に溝２３の底面にのみ絶縁膜２８Ｂが残るよう
にする。

【００２３】次に、溝領域２３の側壁２３Ａ、３ＢにＰ
＋形拡散領域２４、２６およびＮ＋形拡散領域２５、２
７を形成する（図４（ａ））。すなわち、まず不純物雰
囲気下で側壁２３Ａ、２３Ｂに沿って高濃度の不純物層
を堆積し、次いで高温雰囲気下で不純物層を拡散させて
拡散領域２４〜２７を得る２段階拡散法を用いて拡散領
域２４〜２７を形成する。なお、高濃度のＰ＋形拡散層
、Ｎ＋形拡散層を堆積する場合に不要な部分（すなわち
絶縁膜２８Ａ、２８Ｂ表面等）を覆うマスクとしては、
この絶縁膜２８Ａ、２８Ｂとは異なった選択エッチング
可能な材質、例えば絶縁膜２８Ａ、２８ＢがＳｉＯ２で
あればＳｉ３Ｎ４の薄膜をＣＶＤ法により形成し、所望
の側壁のみが露出するようにパターニングしたものを用
いる。なお、同図ではＰ＋形拡散領域２４、２６ととも
にＰ＋形拡散領域２４Ａを形成し、またＮ＋形拡散領域
２５、２７とともにＮ＋形拡散領域２７Ａを形成してあ
るが、これらは必ずしもなくてもよい（図１はこれらの
ない例である）。

【００２４】最後に、溝領域２３の内部に電極２９を埋
め込む（図４（ｂ））。これには、溝領域２３を完全に
埋めるように電極材の膜を堆積させ、基板２１表面にあ
る余分な膜をエッチバックすればよい。この電極２９の
材質としては、Ａ１または不純物をドープして導電率を
高めたポリ−Ｓｉ等が用いられる。この後、電極２９を
端子に接続等すれば、図１に示す回路が製造できる。

【００２５】次に、図２を用いて本実施例の回路の動作
を説明する。図２は、プルアップダイオード３０を構成
する部分のみ取り出して示したものである。このダイオ
ード３０に、カソードを正、アノードを負とするサージ
電圧が印加された場合、ダイオード３０はＰ＋形拡散領
域２６とＮ形基板２１との間のＰＮ接合でブレークダウ
ンし、ブレークダウン電流が流れる。

【００２６】このとき、Ｐ＋形拡散領域２６およびＮ＋
形拡散領域２７は、隣接する溝領域２３の相対向する側
壁に沿って設けられ、広範囲に亙って略平行に対向して
いる。このため、電流はこの対向面に垂直な方向に沿っ
てほぼ一次元的に流れ、発熱部２００はＰＮ接合面の全
体に亙る。従って、本実施例によれば、発熱部がＰＮ接
合のエッジ部に集中する従来の半導体保護回路に比較し
て、サージ電圧に対する耐量を桁違いに大きくすること
ができる。

【００２７】なお、以上はプルアップダイオード３０に
ついて説明したが、プルダウンダイオード３１について
も同様である。

【００２８】なお、請求の範囲と実施例との対応におい
て、Ｎ形基板２１、Ｐ形ウェル領域２２は半導体基板を
構成し、Ｐ＋形拡散領域２４、Ｎ＋形拡散領域２７は第
１の拡散領域を構成し、Ｎ＋形拡散領域２５、Ｐ＋形拡
散領域２６は第２の拡散領域を構成している。

【００２９】−第２実施例− 図５〜図７により本発明の第２実施例を説明する。図５
は本発明による半導体保護回路の第２実施例の構成を示
す断面図である。本実施例の基本的構成は上述の第１実
施例と同様であるが、それぞれアノード領域、カソード
領域となるＰ＋形拡散領域４４、４６およびＮ＋形拡散
領域４５、４７を、Ｎ形基板４１およびＰ形ウェル領域
４２内に形成した溝領域４３の側壁４３Ａ、４３Ｂのみ
ならず、その底部を含めた内壁全体にわたって形成して
いる点が異なる。

【００３０】次に、図６および図７を参照して、本実施
例の半導体保護回路の製造方法について説明する。

【００３１】まず、Ｎ形基板４１の所定の領域にボロン
イオン注入法等によりＰ形ウェル領域４２を形成すると
ともに、Ｎ形基板４１の表面にＳｉＯ２等からなる絶縁
膜４８を形成する（図６（ａ））。

【００３２】次に、所定領域の絶縁膜４８をフォトエッ
チングにより除去し、残った絶縁膜４８をマスクとして
、ＲＩＥ法等により溝領域４３を形成する（図６（ｂ）
）。

【００３３】さらに、溝領域４３の内面に、上述の第１
実施例の場合と同様の方法によりＰ＋形拡散領域４４、
４６およびＮ＋形拡散領域４５、４７を形成する（図７
（ａ））。最後に溝領域４３の内部に電極４９を埋め込
む（図７（ｂ））。

【００３４】以上のような構成の半導体保護回路にサー
ジ電圧が印加されると、このサージ電流は、そのほとん
どがＰ＋形拡散領域４４とＮ＋形拡散領域４５との対向
面間またはＰ＋形拡散領域４６とＮ＋形拡散領域４７と
の対向間において、この面に垂直な方向に沿ってほぼ一
次元的に流れる。なぜなら、拡散領域４４〜４７の底部
を流れる電流成分は、この電流の経路が対向面間を流れ
る場合より長くなるために抵抗分が増大して限られた値
となるからである。従って、本実施例によっても、上述
の第１実施例と同様に、サージ電圧に対する耐量を非常
に大きくすることができる。

【００３５】また、本実施例の半導体保護回路は、１つ
の溝領域４３の内面全体に同一の不純物をドーピングす
ることが可能なため、製造工程を簡易化することができ
る、という利点を有する。

【００３６】なお、請求の範囲と実施例との対応におい
て、Ｎ形基板４１、Ｐ形ウェル領域４２は半導体基板を
構成し、Ｐ＋形拡散領域４４、Ｎ＋形拡散領域４７は第
１の拡散領域を構成し、Ｎ＋形拡散領域４５、Ｐ＋形拡
散領域４６は第２の拡散領域を構成している。

【００３７】なお、本発明の半導体保護回路は、その細
部が上述の実施例に限定されず、種々の変形例が可能で
ある。一例として、上述の第１、第２実施例の半導体保
護回路はＮ形基板上に形成されていたが、これをＰ形基
板上に形成することも可能である。

【００３８】

【発明の効果】以上詳細に説明したように本発明によれ
ば、発熱部がＰＮ接合のエッジ部に集中する従来の半導
体保護回路に比較して、ＥＳＤ等のサージ電圧に対する
耐量を飛躍的に向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例である半導体保護回路の構
成を示す断面図である。

【図２】第１実施例の半導体保護回路の動作を説明する
ための図である。

【図３】第１実施例の半導体保護回路の製造方法を示す
工程図である。

【図４】図３と同様の工程図である。

【図５】本発明の第２実施例である半導体保護回路の構
成を示す断面図である。

【図６】第２実施例の半導体保護回路の製造方法を示す
工程図である。

【図７】図６と同様の工程図である。

【図８】半導体保護回路の構成を示す回路図である。

【図９】従来の半導体保護回路の一例を示す断面図であ
る。

【図１０】図９の半導体保護回路の動作を説明するため
の図である。

【符号の説明】

２１、４１　　Ｎ形基板 ２２、４２　　Ｐ形ウェル領域 ２３、４３　　溝領域 ２３Ａ、２３Ｂ、４３Ａ、４３Ｂ　　側壁２４、４４　
　Ｐ＋形拡散領域 ２５、４５　　Ｎ＋形拡散領域 ２６、４６　　Ｐ＋形拡散領域 ２７、４７　　Ｎ＋形拡散領域 ３０、５０　　プルダウンダイオード ３１、５１　　プルアップダイオード

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板内に、半導体基板と同一導
   電形でこの半導体基板より高い不純物濃度を有する第１
   の拡散領域と反対導電形の第２の拡散領域とが形成され
   、これら拡散領域によりプルアップまたはプルダウン用
   ダイオードが形成された半導体装置の保護回路において
   、前記半導体基板内に溝領域が複数形成されるとともに
   、これら溝領域のうち隣接する溝領域の各側壁は相対向
   して形成され、前記第１および第２の拡散領域は、前記
   隣接する溝領域の相対向する各側壁にそれぞれ形成され
   ていることを特徴とする半導体保護回路。