JPH04370863A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH04370863A JPH04370863A JP14830691A JP14830691A JPH04370863A JP H04370863 A JPH04370863 A JP H04370863A JP 14830691 A JP14830691 A JP 14830691A JP 14830691 A JP14830691 A JP 14830691A JP H04370863 A JPH04370863 A JP H04370863A
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- Japan
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- control
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- serial interface
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- cpu
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001934 delay Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に、中央処理回路（ＣＰＵ），記憶部，ファイル制御部
，Ｉ／Ｏコントロール部などの各制御回路から構成され
る情報処理装置に関する。
に、中央処理回路（ＣＰＵ），記憶部，ファイル制御部
，Ｉ／Ｏコントロール部などの各制御回路から構成され
る情報処理装置に関する。
【０００２】
【従来の技術】従来のこの種の情報処理装置では、図４
に示すように、中央処理を実行する中央処理回路１と、
各制御回路である記憶部４，ファイル制御部５，Ｉ／Ｏ
コントロール部８とは、アドレス信号１９，データ信号
２０，制御信号２１の各信号を伝達するバスインタフェ
―スにより接続されており、それぞれアドレスの指定、
データの入出力（リード／ライト）あるいは制御信号の
入出力が行なわれている。このバスインタフェ―スの電
気的信号レベルはＴＴＬレベルとなっている。
に示すように、中央処理を実行する中央処理回路１と、
各制御回路である記憶部４，ファイル制御部５，Ｉ／Ｏ
コントロール部８とは、アドレス信号１９，データ信号
２０，制御信号２１の各信号を伝達するバスインタフェ
―スにより接続されており、それぞれアドレスの指定、
データの入出力（リード／ライト）あるいは制御信号の
入出力が行なわれている。このバスインタフェ―スの電
気的信号レベルはＴＴＬレベルとなっている。
【０００３】次にこの従来例の動作について説明する。
中央処理回路１はアドレス信号１９を出力し制御信号２
１に含まれるプログラムフェッチ信号と記憶部リード信
号をアクティブにする。記憶部４はデータをリードしデ
ータを中央処理回路１へ出力し、中央処理回路１はその
データを取り込んでプログラム命令として実行処理する
。ファイル制御部５に対しては制御信号２１のＩ／Ｏリ
ード／ライト信号によりデータのリード／ライトを実行
する。このバスインタフェ―ス制御方式では各信号線（
アドレス信号１９，データ信号２０，制御信号２１）間
の信号タイミングがある時間間隔で決まっており信号の
遅延やタイミングのずれにより誤動作を引き起こす場合
がある。
１に含まれるプログラムフェッチ信号と記憶部リード信
号をアクティブにする。記憶部４はデータをリードしデ
ータを中央処理回路１へ出力し、中央処理回路１はその
データを取り込んでプログラム命令として実行処理する
。ファイル制御部５に対しては制御信号２１のＩ／Ｏリ
ード／ライト信号によりデータのリード／ライトを実行
する。このバスインタフェ―ス制御方式では各信号線（
アドレス信号１９，データ信号２０，制御信号２１）間
の信号タイミングがある時間間隔で決まっており信号の
遅延やタイミングのずれにより誤動作を引き起こす場合
がある。
【０００４】
【発明が解決しようとする課題】上述した従来のバスイ
ンタフェ―ス制御回路ではアドレス信号，データ信号，
制御信号を伝達する複数の信号線より構成されており、
信号タイミングのずれを引き起こす線路上の遅延により
動作上の不具合が発生したり、あるいは電気的信号レベ
ルがＴＴＬレベルであるためインタフェ―スの距離に制
約があり、実装設計，装置設計が容易に、あるいは自由
なレイアウトでできないという点に課題がある。
ンタフェ―ス制御回路ではアドレス信号，データ信号，
制御信号を伝達する複数の信号線より構成されており、
信号タイミングのずれを引き起こす線路上の遅延により
動作上の不具合が発生したり、あるいは電気的信号レベ
ルがＴＴＬレベルであるためインタフェ―スの距離に制
約があり、実装設計，装置設計が容易に、あるいは自由
なレイアウトでできないという点に課題がある。
【０００５】
【課題を解決するための手段】本発明の情報処理装置は
、中央処理回路，記憶部，ファイル制御部，入出力制御
部の各制御回路を接続する長距離伝送可能なシリアルイ
ンタフェ―ス信号線を有し、各制御回路に、バスインタ
フェ―スをシリアルインタフェ―スに変換するシリアル
インタフェ―ス制御部を具備し、各制御回路間のデータ
授受あるいは制御情報の伝達をシリアルインタフェ―ス
のデータ伝送により実行するように構成したことを特徴
とする。
、中央処理回路，記憶部，ファイル制御部，入出力制御
部の各制御回路を接続する長距離伝送可能なシリアルイ
ンタフェ―ス信号線を有し、各制御回路に、バスインタ
フェ―スをシリアルインタフェ―スに変換するシリアル
インタフェ―ス制御部を具備し、各制御回路間のデータ
授受あるいは制御情報の伝達をシリアルインタフェ―ス
のデータ伝送により実行するように構成したことを特徴
とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。中央処理回路１はシリアルインタフェ―ス制御部２
を介してシリアルインタフェ―ス信号線３により各々記
憶部４，ファイル制御部５，Ｉ／Ｏコントロール部８に
接続される。この情報処理装置は、中央処理回路１が記
憶部４よりプログラム命令をフェッチしその命令により
記憶部４へのデータのリード／ライト、ファイル制御部
５を通してフロッピィディスク６あるいはハードディス
ク７へのデータのリード／ライト、またはＩ／Ｏコント
ロール部８へのデータの入出力を実行処理するものであ
る。
る。中央処理回路１はシリアルインタフェ―ス制御部２
を介してシリアルインタフェ―ス信号線３により各々記
憶部４，ファイル制御部５，Ｉ／Ｏコントロール部８に
接続される。この情報処理装置は、中央処理回路１が記
憶部４よりプログラム命令をフェッチしその命令により
記憶部４へのデータのリード／ライト、ファイル制御部
５を通してフロッピィディスク６あるいはハードディス
ク７へのデータのリード／ライト、またはＩ／Ｏコント
ロール部８へのデータの入出力を実行処理するものであ
る。
【０００８】図２はシリアルインタフェ―ス制御部２の
ブロック図である。シリアルインタフェ―ス信号線３は
信号線１０，１１からなり、ＥＩＡ２３２Ｃインタフェ
―スドライバ１２とＥＩＡ２３２Ｃインタフェ―スレシ
ーバ１３に接続されている。インタフェ―ス機能変換回
路１４にてシリアルインタフェ―スのデータを受信し内
容を解析し各々アドレス１５，データ１６，制御信号１
７の信号を出力しＣＰＵ／記憶部／ファイル制御部／Ｉ
／Ｏコントロール部１８の各回路を制御する。またイン
タフェ―ス機能変換回路１４はＣＰＵ／記憶部／ファイ
ル制御部／Ｉ／Ｏコントロール部１８からアドレス１５
，データ１６，制御信号１７を受けとりシリアルデータ
に変換してＥＩＡ２３２Ｃインタフェ―スドライバ１２
を通し信号線１０へ出力する機能を有する。
ブロック図である。シリアルインタフェ―ス信号線３は
信号線１０，１１からなり、ＥＩＡ２３２Ｃインタフェ
―スドライバ１２とＥＩＡ２３２Ｃインタフェ―スレシ
ーバ１３に接続されている。インタフェ―ス機能変換回
路１４にてシリアルインタフェ―スのデータを受信し内
容を解析し各々アドレス１５，データ１６，制御信号１
７の信号を出力しＣＰＵ／記憶部／ファイル制御部／Ｉ
／Ｏコントロール部１８の各回路を制御する。またイン
タフェ―ス機能変換回路１４はＣＰＵ／記憶部／ファイ
ル制御部／Ｉ／Ｏコントロール部１８からアドレス１５
，データ１６，制御信号１７を受けとりシリアルデータ
に変換してＥＩＡ２３２Ｃインタフェ―スドライバ１２
を通し信号線１０へ出力する機能を有する。
【０００９】図３にシリアルインタフェ―ス信号線の送
受信データの内容を示す。送受信データは図に示すよう
に、始め信号，終り信号に区切られて固定バイト長（Ｘ
バイト長）のテキストデータより構成される。テキスト
データはＩＤ，コマンド，アドレス，データ，制御情報
から構成される。ＩＤはＣＰＵ，記憶部，ファイル制御
部，Ｉ／Ｏコントロール部の各ＩＤを示す。コマンドは
各種の制御コマンドを示し、例えば記憶部４からのプロ
グラムのフェッチ動作または、記憶部４へのデータ書き
込み動作あるいはＩ／Ｏコントロール部８からのキーボ
ードキー入力動作時の動作コマンドを表わす。アドレス
は１６バイト，データは８バイトからなる。制御情報は
４バイトから構成される。これらのアドレス，データ，
制御情報は各々、図２のアドレス１５，データ１６，制
御信号１７に対応しインタフェ―ス機能変換回路１４に
より相互に変換され機能する。
受信データの内容を示す。送受信データは図に示すよう
に、始め信号，終り信号に区切られて固定バイト長（Ｘ
バイト長）のテキストデータより構成される。テキスト
データはＩＤ，コマンド，アドレス，データ，制御情報
から構成される。ＩＤはＣＰＵ，記憶部，ファイル制御
部，Ｉ／Ｏコントロール部の各ＩＤを示す。コマンドは
各種の制御コマンドを示し、例えば記憶部４からのプロ
グラムのフェッチ動作または、記憶部４へのデータ書き
込み動作あるいはＩ／Ｏコントロール部８からのキーボ
ードキー入力動作時の動作コマンドを表わす。アドレス
は１６バイト，データは８バイトからなる。制御情報は
４バイトから構成される。これらのアドレス，データ，
制御情報は各々、図２のアドレス１５，データ１６，制
御信号１７に対応しインタフェ―ス機能変換回路１４に
より相互に変換され機能する。
【００１０】
【発明の効果】以上説明したように、本発明は、バスイ
ンタフェ―スを長距離伝送可能なシリアルインタフェ―
スにしているため、各制御回路間を離して任意の位置に
実装可能で、実装設計，装置設計が非常に容易になると
いう効果を奏する。
ンタフェ―スを長距離伝送可能なシリアルインタフェ―
スにしているため、各制御回路間を離して任意の位置に
実装可能で、実装設計，装置設計が非常に容易になると
いう効果を奏する。
【図１】本発明の一実施例のブロック図である。
【図２】図１中のシリアルインタフェ―ス制御部のブロ
ック図である。
ック図である。
【図３】図１中のシリアルインタフェ―ス信号線のデー
タの内容を示す図である。
タの内容を示す図である。
【図４】従来例の構成図である。
１ 中央処理回路（ＣＰＵ）
２ シリアルインタフェ―ス制御部３ シ
リアルインタフェ―ス信号線４ 記憶部 ５ ファイル制御部 ８ Ｉ／Ｏコントロール部 ９ バスインタフェ―ス
リアルインタフェ―ス信号線４ 記憶部 ５ ファイル制御部 ８ Ｉ／Ｏコントロール部 ９ バスインタフェ―ス
Claims (2)
- 【請求項１】 中央処理回路，記憶部，ファイル制御
部，入出力制御部の各制御回路を接続する長距離伝送可
能なシリアルインタフェ―ス信号線を有し、各制御回路
に、バスインタフェ―スをシリアルインタフェ―スに変
換するシリアルインタフェ―ス制御部を具備し、各制御
回路間のデータ授受あるいは制御情報の伝達をシリアル
インタフェ―スのデータ伝送により実行するように構成
したことを特徴とする情報処理装置。 - 【請求項２】 前記シリアルインタフェ―ス制御部が
、インタフェ―ス機能変換回路にてシリアルインタフェ
―スのデータを受信し内容を解析し各々アドレス，デー
タ，制御信号の信号を出力しＣＰＵ，記憶部，ファイル
制御部，Ｉ／Ｏコントロール部の各回路を制御し、前記
ＣＰＵ，記憶部，ファイル制御部，Ｉ／Ｏコントロール
部からアドレス，データ，制御信号を受けとりシリアル
データに変換して出力する機能を有することを特徴とす
る請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14830691A JPH04370863A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14830691A JPH04370863A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370863A true JPH04370863A (ja) | 1992-12-24 |
Family
ID=15449840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14830691A Pending JPH04370863A (ja) | 1991-06-20 | 1991-06-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370863A (ja) |
-
1991
- 1991-06-20 JP JP14830691A patent/JPH04370863A/ja active Pending
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