JPH04373032A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH04373032A JPH04373032A JP3150735A JP15073591A JPH04373032A JP H04373032 A JPH04373032 A JP H04373032A JP 3150735 A JP3150735 A JP 3150735A JP 15073591 A JP15073591 A JP 15073591A JP H04373032 A JPH04373032 A JP H04373032A
- Authority
- JP
- Japan
- Prior art keywords
- register
- input
- instruction
- microinstruction
- contents
- Prior art date
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- Pending
Links
- 238000005070 sampling Methods 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入出力制御装置に関し
、特に複数入出力装置が接続される入出力制御装置の入
出力装置とのインタフェースのトレース機能に関する。
、特に複数入出力装置が接続される入出力制御装置の入
出力装置とのインタフェースのトレース機能に関する。
【０００２】
【従来の技術】従来、入出力制御装置におけるデバイス
インタフェースのトレースは、トレースの為の測定器等
を直接デバイスインタフェースに接続しインタフェース
信号の波形を測定することにより実現されている。
インタフェースのトレースは、トレースの為の測定器等
を直接デバイスインタフェースに接続しインタフェース
信号の波形を測定することにより実現されている。
【０００３】
【発明が解決しようとする課題】上述した従来のトレー
ス方法では、複数のデバイスインタフェースが同時に動
作しているときにデバイスインタフェース間で互いに干
渉し合うような障害が起きた場合等、複数のインタフェ
ースのトレースを同時に採る必要が生じた場合に、イン
タフェースの数だけ測定器が必要であり、又各インタフ
ェース間のトレースの順序が判りにくいという問題点が
ある。
ス方法では、複数のデバイスインタフェースが同時に動
作しているときにデバイスインタフェース間で互いに干
渉し合うような障害が起きた場合等、複数のインタフェ
ースのトレースを同時に採る必要が生じた場合に、イン
タフェースの数だけ測定器が必要であり、又各インタフ
ェース間のトレースの順序が判りにくいという問題点が
ある。
【０００４】
【課題を解決するための手段】本発明の装置は、複数の
デバイスインタフェースを介して複数の入出力装置を接
続する入出力制御装置において、制御ファームウェアの
実行中のマイクロ命令がセットされるインストラクショ
ンレジスタと、インストラクションレジスタの内容を常
にチェックし、デバイスインタフェースを動作させる命
令だった場合に、トレース起動信号をオンにするマイク
ロ命令チェック回路と、前記トレース起動信号がオンに
なった時に、前記インストラクションレジスタ，実行中
のマイクロ命令のアドレスを示すアドレスレジスタ，デ
バイスインタフェース上のデータを示すデータレジスタ
および実行中のデバイスインタフェースを指定するポー
ト番号を示すデバイスナンバレジスタの各内容をトレー
ス情報として記憶手段に格納するレジスタ格納回路とを
有する。
デバイスインタフェースを介して複数の入出力装置を接
続する入出力制御装置において、制御ファームウェアの
実行中のマイクロ命令がセットされるインストラクショ
ンレジスタと、インストラクションレジスタの内容を常
にチェックし、デバイスインタフェースを動作させる命
令だった場合に、トレース起動信号をオンにするマイク
ロ命令チェック回路と、前記トレース起動信号がオンに
なった時に、前記インストラクションレジスタ，実行中
のマイクロ命令のアドレスを示すアドレスレジスタ，デ
バイスインタフェース上のデータを示すデータレジスタ
および実行中のデバイスインタフェースを指定するポー
ト番号を示すデバイスナンバレジスタの各内容をトレー
ス情報として記憶手段に格納するレジスタ格納回路とを
有する。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図２は本発明の入出力制御装置の接続図で
あり、１１はホストシステム，１２は入出力制御装置で
ある。１４が各種の入出力装置であり、デバイスインタ
フェース１３を介して各々入出力制御装置２に接続され
、制御されている。
あり、１１はホストシステム，１２は入出力制御装置で
ある。１４が各種の入出力装置であり、デバイスインタ
フェース１３を介して各々入出力制御装置２に接続され
、制御されている。
【０００７】図１は、本発明の一実施例の構成図である
。１は、入出力制御装置の制御をするプロセッサであり
、インストラクションレジスタ２，アドレスレジスタ３
，デバイスナンバレジスタ４を備えている。
。１は、入出力制御装置の制御をするプロセッサであり
、インストラクションレジスタ２，アドレスレジスタ３
，デバイスナンバレジスタ４を備えている。
【０００８】６はマイクロ命令チェック回路であり、イ
ンストラクションレジスタ２の内容を常にチェックして
おり、ビットパタンがデバイスインタフェース１３のリ
ード／ライト命令と一致すると、トレース起動信号７を
オンにする。
ンストラクションレジスタ２の内容を常にチェックして
おり、ビットパタンがデバイスインタフェース１３のリ
ード／ライト命令と一致すると、トレース起動信号７を
オンにする。
【０００９】８はレジスタ格納回路であり、トレース起
動信号７がオンになると、インストラクションレジスタ
２，アドレスレジスタ３，デバイスナンバレジスタ４お
よびインタフェース部にありインタフェース上のデータ
を示すデータレジスタ５の内容を読み出しメモリ９に順
次格納して行く。
動信号７がオンになると、インストラクションレジスタ
２，アドレスレジスタ３，デバイスナンバレジスタ４お
よびインタフェース部にありインタフェース上のデータ
を示すデータレジスタ５の内容を読み出しメモリ９に順
次格納して行く。
【００１０】以上の動作をインタフェースのリード／ラ
イト命令の度に繰り返される。
イト命令の度に繰り返される。
【００１１】
【発明の効果】以上説明したように本発明は、デバイス
インタフェースを動作させるマイクロ命令を実行した時
にポートナンバーを含むトレース情報を記憶手段に格納
して行くことによって、複数のインタフェースのトレー
スをインタフェースの数だけの測定器を用意することな
く採取することが出来、又各インタフェースの動作の順
番も判るという効果を有する。
インタフェースを動作させるマイクロ命令を実行した時
にポートナンバーを含むトレース情報を記憶手段に格納
して行くことによって、複数のインタフェースのトレー
スをインタフェースの数だけの測定器を用意することな
く採取することが出来、又各インタフェースの動作の順
番も判るという効果を有する。
【図１】本発明の一実施例の構成図。
【図２】本発明の入出力制御装置の接続図である。
１ プロセッサ
２ インストラクションレジスタ３ アド
レスレジスタ ４ デバイスナンバレジスタ ５ データレジスタ ６ Ｍ命令チェック回路 ７ トレース起動信号 ８ レジスタ格納回路 ９ メモリ １１ ホストシステム １２ 入出力制御装置 １３ デバイスインタフェース １４ 入出力装置
レスレジスタ ４ デバイスナンバレジスタ ５ データレジスタ ６ Ｍ命令チェック回路 ７ トレース起動信号 ８ レジスタ格納回路 ９ メモリ １１ ホストシステム １２ 入出力制御装置 １３ デバイスインタフェース １４ 入出力装置
Claims (1)
- 【請求項１】 複数のデバイスインタフェースを介し
て複数の入出力装置を接続する入出力制御装置において
、制御ファームウェアの実行中のマイクロ命令がセット
されるインストラクションレジスタと、インストラクシ
ョンレジスタの内容を常にチェックし、デバイスインタ
フェースを動作させる命令だった場合に、トレース起動
信号をオンにするマイクロ命令チェック回路と、前記ト
レース起動信号がオンになった時に、前記インストラク
ションレジスタ，実行中のマイクロ命令のアドレスを示
すアドレスレジスタ，デバイスインタフェース上のデー
タを示すデータレジスタおよび実行中のデバイスインタ
フェースを指定するポート番号を示すデバイスナンバレ
ジスタの各内容をトレース情報として記憶手段に格納す
るレジスタ格納回路とを有する入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150735A JPH04373032A (ja) | 1991-06-24 | 1991-06-24 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150735A JPH04373032A (ja) | 1991-06-24 | 1991-06-24 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373032A true JPH04373032A (ja) | 1992-12-25 |
Family
ID=15503272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150735A Pending JPH04373032A (ja) | 1991-06-24 | 1991-06-24 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373032A (ja) |
-
1991
- 1991-06-24 JP JP3150735A patent/JPH04373032A/ja active Pending
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