JPH0438009A - Ｃｐｕリセット信号整形回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ＣＰＵのリセット信号の波形整形を行う整形回路に関し
、 小型安価で、信頼度の高いＣＰ　Ｕ　’Ｊ上セツト号整
形回路を提供することを目的とし、 入力したリセット信号を、入力端子とリセット端子に入
力し、クロック信号で入力したリセット信号を保持出力
し、リセット信号の「オフ」で出力断とする人力信号保
持手段と、入力信号保持手段の出力を、次のクロック信
号で保持出力する遅延入力信号保持手段とを備え構成す
る。

［産業上の利用分野］ 本発明は、ＣＰＵのリセット信号の波形整形を行う整形
回路に関する。

ＣＰＵを搭載したプリント板ユニットに対し、該プリン
ト板ユニットの外部からリセットをかけるとき、規定よ
り細かいパルスが入力されると、ＣＰＵが暴走する可能
性が高くなる。

また、リセット信号を発生するプリント板ユニットの活
線挿抜が許されている場合、プリント板ユニットの挿抜
時に発生する細かい雑音パルスを排除し、リセット信号
を整形する回路が必要になる。

かかる、ＣＰＵリセット信号の整形回路は小型安価で、
信軌度の高いことが要求されている。

［従来の技術〕 第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図をそれぞれ示す。

上述の従来例においては、入力するリセット信号は「０
」レベル、したがって出力するリセット信号も「０」レ
ベルとする。

第４図の従来例は、リセット信号をクロック信号でシフ
トし出力するシフトレジスタ５０と、シフトレジスタ５
０のｎ本の出力の論理和をとる論理和回路（以下ＯＲ回
路と称する）５１、シフトレジスタ５０のｎ本の出力の
否定論理和をとる否定論理和回路（以下ＮＯＲ回路と称
する）５２、 ＯＲ回路５１の反転出力をセット端子に、Ｎ。

Ｒ回路５２の反転出力をリセット端子に入力するＳ−Ｒ
フリップフロップ回路（以下ＦＦ回路と称する）５３． ５−ＲＦＰ回路５３の出力とシフトレジスタ５０のｎ番
目の反転出力を入力とする否定論理積回路（以下ＮＡＮ
Ｄ回路と称する）５４から構成した例である。

上述の回路の動作を第５図のタイムチャートにより説明
する。

■　入力するリセット信号である。

■　クロック信号を示す。

■　■のリセット信号を■のｌクロックシフトした出力
である。

■　■のリセット信号を■の２クロツクシフトした出力
である。

■　■のリセット信号を■のｎクロックシフトした出力
である。

■　ＯＲ回路５１にシフトレジスタ５０の全ての出力を
入力し、論理和をとった出力であり、全ての出力が「０
」のときに出力「０」となる。

■　ＮＯＲ回路５２にシフトレジスタ５０の全ての出力
を入力し、否定論理和をとった出力であり、全ての出力
が「０」のときに出力「１コとなる。

■　■の反転出力により５−ＲＦＦ回路５３がセットさ
れ、■の反転出力により５−ＲＦＦ回路５３がリセット
された出力である。

■　ＮＡＮＤ回路５４の一方の端子に５−ＲＦＦ回路５
３の出力■を入力することにより、ゲートが開かれるこ
とにより、リセット信号として■の信号がゲートの開か
れている、リセット信号として出力される。

〔発明が解決しようとする課題〕

上述の第４図に示す従来例では、回路を構成するＩＣの
数が５個必要となり、実装面積が大きくなり、コストも
大きく、部品点数が多いことから信転度は低下する。

本発明は、小型、安価で、信幀度の高いＣＰＵリセット
信号整形回路を提供することを目的とする。

〔課題を解決するための手段］ 第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は入力し
たリセット信号を、入力端子とリセット端子に入力し、
入力したリセット信号をクロック信号で保持出力し、リ
セット信号の「オフ」で出力断とする入力信号保持手段
であり、２０は入力信号保持手段１０の出力を、次のク
ロック信号で保持出力する遅延入力信号保持手段であり
、クロック信号の１周期以上継続した信号のみをリセッ
ト信号として出力することにより本課題を解決するため
の手段とする。

〔作　用〕

ＣＰＵをリセット信号するためのリセット信号は、入力
信号保持手段１０の入力端子とリセット端子に入力され
、クロック信号で保持出力され、次段の遅延入力信号保
持手段２０に入力する。

遅延入力信号保持手段２０では、次のクロック信号で入
力信号保持手段１０から入力されたリセット信号を出力
するので、クロック信号の周期より短い雑音は、吸収さ
れて遅延入力信号保持手段２０から出力されることはな
く、クロック信号の周期より長い信号のみをリセット信
号として出力する。

〔実施例］ 以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明する図、第３図は本発明の
実施例のタイムチャートを説明する図をそれぞれ示す。

なお、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例は、第４図の従来例と同じ
く、入力するリセット信号は「０」レベルの信号、出力
するリセット信号も「０」レベルの信号とする。

第１図で説明した入力信号保持手段２１としてインバー
タ（以下ＩＮＶと称する）１１とＤ−フリップフロップ
回路（以下ＦＦ回路と称する）１２、 遅延入力信号保持手段２として、Ｄ−ＦＦ回路２１から
構成した例である。

Ｄ−ＦＦ回路１２のリセット端子にはＩＮＶｌｌの出力
を接続してあり、ＩＮＶＩＩの出力が「０」レベルにな
ったときには、リセットされる。

また、出力するリセット信号は「０」レベルの信号であ
るので、Ｄ−ＦＦ回路２１の負極出力ｑをとりリセット
信号としている。

上述の回路の動作を第３図のタイムチ沖−トにより説明
する。

（１）入力するリセット信号であり、（ａ）は正常のリ
セット信号、Ｑ））は雑音である。

（２）ＩＮＶＩＩによりリセット信号（ａ）を反転した
信号である。

（３）クロック信号である。

（４）反転したリセット信号（１）をクロック信号（３
）で打ったＤ−ＦＦ回路１２の出力である。

Ｄ−ＦＦ回路１２のリセット端子には、ＩＮＶｌｌの出
力を接続してあり、反転リセット信号（２）が「０」と
なったときに、Ｄ−ＦＦ回路１２の出力はリセットされ
「０」となる。

（５）Ｄ−ＦＦ回路÷４の出力をクロック信号（３）で
打ったＤ−ＦＦ回路＋１の出力Ｑである。

（６）Ｄ−ＦＦ回路４１の負極出力Ｑであり、この信号
がＣＰしリセット信号となる。

上述のような動作により、クロック信号の周期以上の信
号のみがリセット信号として出力され、クロック信号の
周期以下の信号は吸収され、Ｄ−ＦＦ回路＋１の出力側
に現れることはない。

上述の実施例では、リセット信号は「０」レベルの信号
としたが、同様な構成で「１」レベルのリセット信号を
整形することも可能であるのは勿論である。

以上ように構成することにより、回路を構成するＩＣの
数は２個となり、従来例に比較して実装面積、コストで
６０％の削減が可能となり、さらに信転度の向上が可能
となる。

〔発明の効果〕

以上のような本発明によれば、ＣＰＵをリセットするリ
セット信号の整形を行う小型、安価で且つ信鎖度の高い
ＣＰＴＪリセット信号整形回路を提供することができる
。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、 第３図は本発明の実施例のタイムチャートを説明する図
、 第４図は従来例を説明する図、 第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。 図において、 １０は入力信号保持手段、１１はＩＮＶ、１２．２１は
Ｄ−ＦＦ回路、 ２０は遅延人力゛信号保持手段、 ５０はシフトレジスタ、　５１はＯＲ回路、５２はＮＯ
Ｒ回路、　　　５３は５−ＲＦＰＦＦ回５４はＮＡＮＤ
回路、 をそれぞれ示す。 第２図 本発明の実施例のタイムチャートを説明する図第３図 本発明の詳細な説明するブロック図 第１図 第４図 従来例のタイムチャートを説明する図 第５図

Claims (1)

1. 【特許請求の範囲】 　ＣＰＵをリセットするリセット信号の波形整形回路で
   あって、 入力したリセット信号を、入力端子とリセット端子に入
   力し、クロック信号で入力したリセット信号を保持出力
   し、リセット信号の「オフ」で出力断とする入力信号保
   持手段（１０）と、 前記入力信号保持手段（１０）の出力を、次のクロック
   信号で保持出力する遅延入力信号保持手段（２０）とを
   備えたことを特徴とするＣＰＵリセット信号整形回路。