JPH0438035A - Ａｔｍ交換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ　Ｔ　Ｍ　（Ａｓｙｎｃｈｒｏ’ｎｏｕｓ　
Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）交換機の制御方法に係わ
り、交換機を交率的に使用する方法に関する。

〔従来の技術〕

ＡＴＭ交換は広帯域ｌ５ＤＮで採用される交換方式であ
り、従来のパケット交換のプロトコルを簡略化して高速
処理を可能としたものである。固定長（５３バイト）の
パケット（広帯域ｌ５ＤＮではセルと呼ばれる）により
情報を転送する。セルはヘッダ領域（５バイト）と情報
領域（４８バイト）からなり、ヘッダ部にはセルを宛先
まで転送するためのアドレスなどの制御情報が書き込ま
れている。ユーザ情報は分割されて複数セルの情報部分
に書き込まれ、宛先でリアセンプルされて元の情報が復
元される。ＡＴＭ交換機は入力されたセルのヘッダを読
み、その宛先アドレスに応じてセルを交換する。ＡＴＶ
交換機の構成方法として種々の提案があるが、いずれも
セル毎に交換処理を行うため、宛先アドレスを読み、必
要なスイッチングを行うのに要する時間が交換機のスル
ープツトを制限する要因になる場合がある。−例として
、特開平１−２３８２４８に示された例がある。

第１図は上記従来例の構成を示す。入力端子１−１〜１
−Ｎから入力されたセルは一旦バッファ２−１〜２−Ｎ
に蓄積され、バッファの先頭にあるセルのヘッダ情報が
制御回路５に送られる。制御回路５では各バッファから
送られたヘッダ情報をスキャンして、宛先が重ならない
ように処理すべきセルを決定し、処理するセルの宛先に
応じて空間分割形スイッチ３の接続を制御する。スイッ
チ制御後、処理すべきセルを保持しているバッファにセ
ル出力を指示し、セルの交換を実行する。

セルはその宛先に応じてスイッチ３を経由して出力端子
４−１〜４−Ｎの１つに転送される。

この構成で交換機のスループットを制限する要因として
セルの宛先を解析し、処理すべきセルを決定する時間と
スイッチ３の接続を制御する時間がある。前者はセルの
転送と平行して次の転送処理のための解析を行うことで
解決可能である。しかし、スイッチ３の接続を設定中は
セルの転送ができないため、スイッチ３を１００％使用
できず、交換機の効率が低下する。

この問題を解決する一方法として特開平ｌ−１７５４３
１に示された方法がある。この発明では端末側から出力
されたパケットの内、同一宛先のものをもとめてネット
ワーク側で連結する。その際に複数パケットの情報部の
みを連結し、複数のヘッダを１つのヘッダで置き換えて
付加する。即ちネットワーク側で複数パケットの情報部
を連結して、単一のパケットとすることにより、ネット
ワークリソースを有効に使用するものである。

〔発明が解決しようとする課題〕

前述したように、特開平１−２３８２４８に示されたよ
うな従来のＡＴＭ交換機の構成ではセルを交換するため
の物理的なパスの設定に要する時間が交換機のスルーブ
ツトを制限するという問題がある。

また、上記時開公平１−１７５４３１の方法をＡＴＭ交
換機に適用するには２つの大きな問題点がある。

第１に、交換機には多数の端末からのセルが多重された
後に入力されるため、同一宛先のセルであってもヘッダ
内の情報は異なるから、複数セルを連結して、１つのセ
ルとすることはできないことである。

第２のｒｊＪ題は複数パケットを合成した単一のパケッ
トとする処理が複雑なことである。即ち、パケットの情
報部のみを切り呂して連結し、更に、ヘッダを付加しな
ければならないが、このパケット連結処理が交換機のス
ループットを制限する可能性もある。

〔課題を解決するための手段〕

以上の問題点を解決するため、本発明ではセルの構造を
変更せず、交換機内で複数セルを連結し、連結した複数
セルをブロックとし、ブロックを単位として交換する。

〔作用〕

本発明ではセルの構造を変更しないため、セルの連結に
伴うオーバーヘッドは発生せず、連結するヘッダの内容
が異なっていても問題ない。また、１回の物理的バスの
設定の後に連結した複数のセルを転送できるので、バス
の設定時間がセル転送時間に比較して相対的に小さくな
り、交換機の使用率、即ち効率を向上することが可能と
なる。

〔実施例〕

第１図〜第６図は本発明の１実施例である。第１図は交
換機の構成を示したものである。入力側ニハッファ２−
１〜２−Ｎを置いた入力バッファ形のスイッチで、バッ
ファの後に置かれた空間分割形スイッチによりセルを宛
先出力端子に転送する。

第２図は交換の単位となるセルの構造を示したものであ
る。情報部とヘッダ部からなる。ヘッダ部のＶ　Ｐ　Ｉ
　　（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉｆｉｅ
ｒ）、ｖｃｒ（Ｖｉｒｔｕａｌ　Ｃｈａｎｎｅｌ　Ｉｄ
ｅｎｔｉｆｉｅｒ）がコネクションの識別子であり、こ
の２つを参照することで各セルの出力端子を知ることが
できる。各入出力回線には複数のコネクションが多重さ
れているから、異なったＶＰＩ、ＶＣＩを持つセルが同
一の出力端子に出力されることもある。

本発明では交換機の効率を改善するため、複数のセルを
連結してブロックとし、ブロックを単位として交換を行
う。以下では４つのセルを連結して処理する場合を説明
する。

第３図はバッファ２−１の詳細な構成を示したものであ
る。ランダムアクセスメモリ（ＲＡＭ）１６がセルを一
時記憶するための装置である。セルを宛先出力端子別に
記憶するため、このＲＡＭ１６は第４図に示すように記
憶領域がＮ　（Ｎは入出力端子数）分割されている。Ｋ
番目の領域には出力端子に宛のセルを収容するために使
用される。

第５図はこのような月割された領域の管理方法を示す。

各領域は書き込みポインタと読み出しポインタによって
管理されている。１セルを書き込む毎に書き込みポイン
タをカウントアツプし、読み出す毎に読み出しカウンタ
をカウントアツプすれば、読み出しカウンタと書き込み
カウンタの差を計算することで各出力端子実のセル個数
、バッファの空塞状況を知ることができる。

第３図にもどり、まずＲＡＭ１６への入力セルの書き込
み方法について説明する。

入力されたセルはまず、レジスタ１０に一時記憶される
。セルのヘッダ部はレジスタ１０の一部であるヘッダ記
憶領域１１に記憶され、セルの宛先を解析するためにＶ
ＰＩ、ＶＣＩが読みだされて、リードオンリメモリ　（
ＲＯＭ）１３に入力される。コネクションはＶＰＩ、Ｖ
ＣＩで識別されるから、ＶＰＩ、ＶＣＩから出力端子を
知ることができる。本実施例ではＶＰｒ、ＶＣＩをアド
レスとしてＲＯＭ１３を引くことで出力端子を得る。

ＶＰＩ、ＶＣＩのビット数が多く、ＲＯＭの容量が大き
くなり、実現が困難な場合にはハツシング。

バイナリ−サーチなどの手法を用いてテーブルを引くこ
とにより出力端子を知ることができる。

ＲＯＭ１３の出力１４はデコーダ１５でデコードされ、
各出力端子に対応するＮ本の信号線１７−１〜１７−Ｎ
の内、セルの宛先出力端子に対応する１本がＯＮとなり
、セルを出力すべき出力端子が制御回路２０−１〜２０
−Ｎに通知される。

ＲＡＭ１６内の宛先別に分割された領域内への書き込み
、読み出しは制御回路２０−１〜２０−Ｎと書き込みポ
インタ１８−１〜１８−Ｎ、読み出しポインタ１９−１
〜１９−Ｎにより実行される。

−例として、レジスタ１０内のセルが出力端子４−１宛
の場合、即ち、デコーダ１５出力の内。

信号線１７−１がＯＮになった場合の動作を説明する。

書き込みポインタ１８−１は出力端子４−１宛のセルを
書き込むべきアドレスを示しているから、この出力をセ
レクタ２５で選択し、ＲＡＭ１６の書き込みアドレス２
６としてＲＡＭ１６に供給する。セレクタの制御入力は
ＲＯＭ１３の出力１４であり、セル出力端子を示してい
るから、必要な書き込みアドレスを選択することができ
る。書き込みポインタ１８−１と読み出しポインタ１９
−１の差を減算器２３でとれば出力端子４−１宛のセル
個数を知ることができる。計算したセル個数をブロック
化するセル個数（ここでは４）と比較器２４−１で比較
する。バッファリングされているセル個数の方が大きい
場合にはセル出力要求３３−１をＯＮにする。出力セル
選択回路２８は各出力端子実のセル出力要求を受付け、
中がら１つを選択して、制御回路５にセル出力要求と出
力端子を７−１により通知する。制御回路は各バッファ
２−１〜２−Ｎからのセル出力要求を解析し。

転送を許可するセル出力要求を決定する（アービトレー
ション）。更に、転送を許可したセルが宛先出力端子に
転送されるようにスイッチ３の接続を制御し、セルを転
送することが可能なバッファにセル転送許可を出力する
。制御回路の詳細な動作については特開平１−２３８２
４８に詳しく述べられているのでここでは省略する。

セル転送許可は信号線６−１を通して制御回路５から通
知される。信号線６−１はデコーダ３０のイネーブル入
力信号となっており、セル転送許可を受信した場合には
デコーダ３０が動作する。

出力セル選択回路２８が選択したセルバッファは信号線
２９で示されており、デコーダ３ｏによりデコードされ
て、対応するデコーダ出力３１−１〜３１−Ｎの内の１
本がＯＮとなる。セル転送許可信号６−１がＯＦＦの場
合にはデコーダ３０は動作せず、出力３１−１〜３１−
ＮはＯＦＦとなる。

セル転送が可能となったセルバッファ制御回路２０−１
は信号線３１−主により動作を開始する。

読み出しカウンタ１９−１の出力はセレクタ３２で選択
されるが、セレクタ３２には選択制御信号として信号２
９が接続されているので適切な読み出しカウンタを選択
することが可能である。制御回路２０−ｉは読み出しポ
インタ１９−ｉに示されたアドレスからセルを４個連続
して読み出し、スイッチ３に信号線８−１を通して出力
する。セルを読み出す際に読み出しカウンタを読み出し
た情報分だけカウントアツプする。

第６図は以上述べた交換動作のタイミング関係を示した
ものである。

ＲＡＭ１６へのセル書き込みとセル読み出しは交互に行
われ、セル書き込みが終了した時点でＲＡＭ１Ｓ内の宛
先別のセル数をチエツクし、必要ならば制御回路５にセ
ル出力要求を出す。

例えば、書き込み（ｂ）が終了した時点でのセル出力要
求を解析（アービトレーション（Ｃ））　して、出力す
るセルを決定し、アービトレーションの結果により、ス
イッチ３の接続制御（ｄ）と必要なセル読み出しくｄ）
、セル転送（ｄ）を行う。

ここで、スイッチ３の接続制御にかかる時間Ｔｃとセル
転送時間Ｔｔに着目して、交換機の使用率を考える。ス
イッチ３を介して実際にセルが転送される時間の割合（
交換機使用率はＴｔ／（Ｔｃ＋Ｔ　ｔ）である。したが
って、スイッチ３の接続制御時間Ｔｃを小さくできない
場合には交換機の使用率が低下する。

セルをブロック化しないで１セル毎に転送する場合を考
え、例えば、Ｔ　ｔ　（１セル転送時間）＝Ｔｃとする
と、交換機使用率は５０％となる。

方、複数セルをまとめて交換する方式では見かけ上Ｔｔ
が長くなるから、交換機の使用率を改善することができ
る。

本実施例のように４つのセルをブロック化して交換する
場合にはセル転送時間がＴｔ＝−４Ｔｃとなるから、交
換機使用率は８０％となり、ブロック化しない方式と比
較して使用率を３０％改善することが可能である。また
、以上の説明かられかるように、ブロック化するセル数
を増やせば更に使用率を改善することができる。

〔発明の効果〕

本発明によればセルヘッダの内容が異なるセルでもブロ
ック化することが可能で、また、ブロック化に伴うオー
バヘッドも発生しない。したがって、ＡＴＭ交換機の機
能、動作速度を損なうことなく交換機の効率を改善する
ことができる。

【図面の簡単な説明】

第１図は交換機の構成を示すブロック図、第２図はセル
及びセルヘッダの構造を示す図、第３図はバッファ回路
の詳細な構成を示すブロック図、第４図はランダムアク
セスメモリの論理的構造を示す図、第５図はセルバッフ
ァの書き込み、読み出しアドレスの管理方法の説明図、
第６図は交換第）　図 ｆＪ　２　図 遁 図 猶 図

Claims (1)

1. 【特許請求の範囲】 １、固定長のパケットをそのヘッダ情報にしたがって交
   換する交換機において、交換機の同一出力端子に出力さ
   れるべきパケットを複数個まとめてブロック化し、ブロ
   ックを単位として交換することを特徴とするＡＴＭ交換
   方式。 ２、固定長のパケットをそのヘッダ情報にしたがって交
   換する交換機において、パケットの宛先出力端子別にパ
   ケットを蓄積し、複数個のパケットを連続して読み出し
   可能なバッファ手段と複数個のセルをまとめて交換する
   交換手段を有することを特徴とする交換機。３、上記バ
   ッファ手段は単一のメモリ空間を論理的に分割して構成
   されたことを特徴とする請求項１記載の交換機。