JPH0438525A - データ処理デバイスの制御装置からの信号をデータ処理デバイスの入力にパイプライン処理する電子回路 - Google Patents

データ処理デバイスの制御装置からの信号をデータ処理デバイスの入力にパイプライン処理する電子回路

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JPH0438525A
JPH0438525A JP2276128A JP27612890A JPH0438525A JP H0438525 A JPH0438525 A JP H0438525A JP 2276128 A JP2276128 A JP 2276128A JP 27612890 A JP27612890 A JP 27612890A JP H0438525 A JPH0438525 A JP H0438525A
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ジム　チルダース
Reinecke Peter
ピーター　ライネック
Taeku Chun Muu
ムー　タエク　チュン
Hiroshi Miyaguchi
裕 宮口
Becker Manfred
マンフレット　ベッカー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ：産業上の利用分野〕 本発明は、広くは、単一命令多重データプロセッサに関
し、より詳しくは、明瞭度改善形テレヒ゛ジＢ　７　（
Ｉｍｐｒｏｖｅｄ　Ｄｅｆ＋ｎ＋ｔ＋ｏｎ　Ｔｅ１ｅｖ
ｉｓｉｏｎ、　ｌ０ＴＶ）のようなデジタル信号処理に
特別な用途を見出すことができる、処理エレメントの一
次元配列を備えたプロセッサに関する。また、本発明は
、プロセッサ、テレビジョン、ビデオシステム及び他の
システムの改善、及びこれらの装置の作動方法及び制御
方法の改善に関するものである。
〔従来の技術〕
データ信号を高速かつ正確にリアルタイム処理すること
は、汎用のデジタル信号処理、民生用電子機器、工業用
電子機器、図形及び画像処理、計装、医療用電子機器、
軍事用電子機器、及び他人間での通信及び自動車用電子
機器への適用に望まれており、幾つかの広い技術領域を
命名している。
一般に、ビデオ（映像）信号のリアルタイム画像処理の
ようなビデオ信号処理を行う場合には、短い時間間隔で
多量のデータ操作及びデータ処理を行う必要がある。書
物ｒＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎ　Ｊ（１９８４
年１０月３１日付発行、２０７〜２１８頁）及びｒＥｌ
ｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ　、社の幾つかの出版
物（１９８４年１１月１５日付発行、２８９〜３００頁
、１９８４年１１月２９日付発行、２５７〜２６６頁、
１９８４年１２月１３日付発行、２１７〜２２６頁、及
び１９８５年１月１０日付発行、３４９〜３５６頁）に
おいて、Ｄａｖｙｓ　その他らは、画像処理について議
論している。
同期ベクトルプロセッサによりリアルタイムビデオ信号
処理をするには、受信されるビデオ信号を受けて極めて
高速に処理する必要がある。時間消費の大部分は、Ｓν
′Ｐコアプロセッサに制御信号、命令等を与えるのに費
やされる。通常、例えば、マイクロプロセッサは、前に
入力された命令を、次の命令が与えられる前に完全に実
行することが必要である。これは、しばしば、ノーケン
スにおける次の命令が結果的に従属関係にあって、命令
の飛越しｌａｍｐ＋ｎｇ）や分岐（ｂｒａｎｃｈｉｎｇ
）　　が必要になるからである。実際に、マイクロプロ
セッサは、前の命令に基づいて、その命令ノーケンスを
飛び越すことができる。従って、パイプライン処理（ｐ
ｉｐｅｌｉｎｉｎｇ）はめったに用いられない。もしも
、パイプライン処理を用いるならば、飛越しを実行する
前に、パイプライン処理された命令をキューから空にし
なければならない。
現在の同期ベクトルプロセッサは、単一命令多データ　
（ｓｉｎｇｌｅ　＋ｎ５ｔｒｕｃｔ＋ｏｎ　ｍｕｌｔ＋
ｐｌｅ　ｄａｔａ。
ＳＩＭＤ）　　デバイスであり、従って、作動が高度に
並列的である。より詳しくは、配列における全てのプロ
セッサが同じ命令ラインを用し）でおり、従って、配列
における個々のプロセッサが分岐命令を実行することは
できない。また、一般に、全体としてプロセッサで実行
される分岐は存在しな７１゜分岐がないため、５ＩＩＰ
　は、命令のパイプライン処理を行う制御装置に組み込
んでンステムの高速化を図るのに特に適している。
〔発明の要約〕
簡単に説明すると、本発明は、その−貫施例においては
次のように構成されている。すなわち、本発明の電子回
路は、入力信号を受けてデコーディングしかつ相互に排
他的な複数のコード化信号因子を信号出力として供給す
る複数の信号入力ラインを備えた因子発生手段ををして
おり、前記信号出力の数は、信号入力の数と数学的に関
連しており、前記コード化信号因子の各々の信号入力と
出力ラインとを備えたデコーディング手段であって、前
記コード化信号因子の受信に応答して、前記信号ライン
に前記信号因子のデコード化出力を供給するデコーディ
ング手段と、複数の信号ランチとを更に存しており、該
信号ランチの各々が、前記出力ラインの１つに接続され
た入力を備えていて、前記それぞれの出力ラインを介し
て前記デコーディング手段から受けたデコード化信号を
配憶てきるようになっており、また、前記信号ラッチの
各々が前記データ処理デバイスの入力の１つに接続され
た出力を備えている。
好ましい　施例の詳細な説明 以下、本発明の好ましい実施例について図面を参照しな
がら説明を行う。いくつかの図を通じて使用している類
似した参照行帰は類似しているかあるいは相当する部分
を示している。
好ましい実施例のｓｖｐ　＋同期ベクトル・プロセッサ
）は改良定義テレビジョン（ＩＤＴＶ）。
拡張定義テレビジョン（ＨＤＴＶ）システムで用いられ
る３−Ｄアルゴリズムをリアルタイムで実行することの
できる汎用マスク・プログラマブル単命令・多重データ
・縮小命令セット計算（ＳＩＭＤ−ＲＩＳＣＩ装置であ
る０本発明のＳＶＰは好ましい実施例ではビデオ信号を
処理するものとして開示するが、ＳＶＰのハードウェア
は、特別のフィルタや機能をアーキテクチャに含むこと
がないので、多くの異なった用途においても同様に作動
する。
−船釣には、ＳＶＰは多数の入力データを並列に処理し
ようとしているいかなる状況でも使用できる。
代表的な用途、たとえば、ビデオ信号処理では、入力層
と出力層がデータ・ソース（たとえば、ビデオカメラ、
ＶＣＲ、レシーバなど）データ・シンク（たとえば、ラ
スタ・デイスプレィ）と同期して作動する。同時に、計
算層が、パケットのすべての要素（普通は、ＶＥＣＴＯ
Ｒと呼ばれるが、テレビ／ビデオ環境では、単一の水平
方向表示線を含むすべてのサンプル）に対して同時にプ
ログラマブル機能を適用することによって所望の変換を
行う、こうして、ＳｖＰは同期ベクトル処理に対してア
ーキテクチャ的に簡素化される。
第１図において、テレビまたはビデオのシステムｌＯＯ
が同期ベクトル・プロセッサ装置１０２を包含する。シ
ステム１００はラスク走査式のＣＲＴ１０４も包含し、
これは普通のテレビ受信機で用いられているような標準
のアナログ・ビデオ回ＩＩ　０８からアナログ・ビデオ
信号を入力部１０６で受は取る。アンテナ１１０からの
ビデオ信号は、チューナを含むＲＦ、ＩＦステージ１１
２、ＩＦストリップおよび同期セパレータ回路を介して
通常の方法で増幅、濾波、ヘテロダイン操作され、ライ
ン１１４のところにアナログ複合または成分ビデオ信号
を発生する０周波数変調した（ＦＭ）オーディオ成分の
検出が別個に行われるが、これ以上ここでは説明しない
、水平同期、垂直同期およびカラー・バーストがコント
ローラ１２ｐによって用いられて５ＶＰ１０２にタイミ
ングを与えるが、ＳＶＰのデータｄ　Ｈの部分ではない
。ライン１１４のアナログ・ビデオ信号はアナログ・デ
ィジタル変換器１１６によってディジタル変換される。
ディジタル化されたビデオ信号は、ライン１１８のとこ
ろで、同期ベクトル・プロセッサ１０２に入力される。
プロセッサ１０２はライン１１８に存在するディジタル
・ビデオ信号を処理し、ライン１７０に処理済みのディ
ジタル信号を送る。この処理済みのビデオ信号は、次い
で、ディジタル・アナログ変換器１２４によってアナロ
グ変換されてから、ライン１２６を経て標準のアナログ
・ビデオ回路１０８に送られる。記録された信号その他
の標準でない信号のソース、たとえば、ビデオ・テープ
・レコーダ１３４からアナログ・ディジタル変換器１１
６にビデオ信号を与えても良い。
ＶＣＲ信号はライン１３６に送られ、チューナ１１２を
バイパスする。プロセッサ１０２は１つのフィールド・
メモリ１２０に１つ（またはそれ以上）のビデオ・フレ
ームを格納することができる。このフィールド・メモリ
は、図示例では、Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ
のＭｏｄｅｌ　ＴＭＳ４Ｃ１０６０フィールド・メモリ
装置である。フィールド・メモリ１２０はコントローラ
１２８からライン１３８．１４０を通して制御と刻時を
受ける。
ライン１１４のビデオ信号入力は、たとえば、１４．３
２ＭＨｚ　（カラー・サブキャリヤ周波数、３．５８Ｍ
Ｈｚの４倍）のサンプリング率でアナログ・ディジタル
変換器１１６によって８ビツトのディジタル化ビデオ・
データに変換される。５ＶＰ１０２には全部で４０本の
入力ラインが通じている。先に述べたように、ディジタ
ル化ビデオ信号にはそのうちの８本が用いられる。他の
入力ラインはフレーム・メモリ出力部、別のテレビソー
スなどのための入力部ζして用いられる。ディジタル・
アナログ変換器１２４は１４．３２ＭＨｚの率で８ビツ
ト・プロセッサ出力をアナログに変換するように改造す
ることもできる。残りの出力ラインは他の信号のために
用いることができる。あるいは、ディジタル・アナログ
変換器１１６．１２４は成る特定の目的のために所望に
応じて異なったサンプリング率で作動しても良い。
プロセッサ１０２はコントローラ１２８によって制御さ
れる。コントローラ１２８はプロセッサ１０２ヘライン
１３０を通して２４のマイクロコード制御ビットと１４
のアドレス・ビットを与える。比較的遅い速度の場合、
コントローラ１２８は適当な標準のマイクロプロセッサ
あるいはマイクロコントローラ装置、たとえば、市販さ
れているＴｅｘａｓ　ＩｎｓｔｒｕｍｅｎｔｓのＭｏｄ
ｅｌ　、ＴＭＳ３７０ＣＯ５０である。もっと速い速度
では、より高速のコントローラがＲＡＭあるいはＲＯＭ
にソフトウェア・コードを記憶しているか、あるいは、
ステートマシンまたはシーケンサが用いられる。コント
ローラ１２８はプロセッサ１０２と同じ半導体チップに
設けられており、特に、それがアドレス・カウンタを組
み合わせたＲＯＭ内に格納されたコードのみを含んでい
るときには、第１図のユニット１３２を形成する。マイ
クロ命令が、−回のサイクルの範囲内で、７つの基本ゲ
ーティング・Ａ１０機能の操作を制御できる。ＰＥのす
べては同じ命令、すなわち、アーキテクチャ指定Ｓｉｎ
ｇｌｅＩｎｓｔｒｕｃｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ｄ
ａｔａ　（ＳＩＭＤ）で制御される。
第２図の好ましい実施例では、ＳＶＰ装置１０２は１０
２４個の１ビツト処理要素１０３（ＰＥ）を有する一次
元アレイを包含する。
個々のプロセッサ要素１５０が第３図に示しである。各
プロセッサ要素１０５は、４０×１に編成された４０ビ
ツト・データ入力レジスタ（ＤＩＲ）１５４と、１２８
Ｘｌに編成された第１の１２８ビツト・レジスタ・ファ
イル（ＲＦＯ）１５８と、作業用レジスタＡ、１３、Ｃ
，Ｍ７Ｃ３と、１２８ｘｌに編成された第２の１２８ビ
ツト・レジスタ・ファイル（ＲＦＩ）１６６と、２４×
１に編成された２４ビツト・データ出力レジスタ（ＤＯ
Ｒ）１６８とを包含する。第３図に示すプロセッサｌ○
２は、さらに、ＤＩＲ／ＲＦＯレジスタ１５４／１５８
、作業用レジスタＡ、Ｂ、Ｃ，Ｍ１６２、算術論理ユニ
ット１６４の間でのデータの読み出し、書き込みを制御
する第１の読み出し／書き込み回路１５６を包含する。
第２の読み出し／書き込み回路１６７が設けてあって、
ＤＯＲ／ＲＦＩレジスタ１６６／１６８、作業用レジス
タＡ、Ｂ、ｃ、Ｍ７Ｃ３、算術論理ユニット１６４の間
でのデ７りの読み出し、書き込みを制御する。
ＰＥ内のデータの流れは３つの、すべて同時に作動する
層またはパイプライン・ステップ（すなわち、入力、出
力、計算）にパイプライン化される。入力層では、デー
タ入力レジスタ（Ｄ　Ｉ　Ｒ）が１パケツトのデータを
ワード逐次的に獲得あるいは蓄積する。計算層では、プ
ログラムされた動作がワードあたりプロセッサを経て既
に獲得されたパケットのすべての要素について同時に実
施される。出力層は、また別のパケットをデータ出力レ
ジスタ（ＤＯＲ）から出力ビンへ、ここでも再び、ワー
ド逐次的に転送する。
計算層パイプラインの各位相内で、多数のサイクル／命
令が必要な動作を実施する。入力・出力層、すなわち、
入力・出力バイブライン・ステップＣｆ　Ｉサイクルあ
たり１つのデータワードを蓄積するが、データのパケッ
ト全体を転送するのに多重サイクルを用いることによっ
てＩ１０ビン要件を最小限に抑えている。１パケツトあ
たりのデータワード数は、プロセッサ要素アレイのサイ
ズに対して各用途あるいはシステム主題毎にハードウェ
アあるいはソフトウェアで定められる。たとえば、この
好ましい実施例では、　１０２４である。
計算層または計算パイプライン・ステップは多重サイク
ルを用いてデータを処理する。各データに割り当てられ
たＡＬＵ、データ経路は１ビツト輻である。したがって
、多ビット・ワードについての機能は多重サイクルにお
いて計算され得る。
ＤＩＲ１５４は、入力１５１にイネーブル信号が与えら
れたときに、ライン１１８からディジタル化ビデオ信号
をロードする。このイネーブル信号は１−ｏｆ−１０２
４コミユテータ、シーケンサまたはリング・カウンタ１
４８に送られる。コミュテータ１４８は、ライン１１８
に標準のビデオ信号が存在するとき、水平ブランキング
期間の終わりにトリガ操作されて始動し、アナログ・デ
ィジタル変換器１１６のサンプリング率（周波数）と同
期した１０２４回までのサイクル中（１４，３２λＩＨ
２Ｉ継続する。同様に、ＤＯＲ１６８は、入力部１７２
にイネーブル信号を与えられたときに、処理済みのビデ
オ信号をライン１７０に与える。このイネーブル信号は
別の１−ｏｆ−１０２４コミユテータ、シーケンサまた
はリング・カウンタ１７４から受は取られる。コミュテ
ータ１７４は水平ブランキング期間の終わりにトリガ操
作されて始動し、アナログ・ディジタル変換器１２４の
サンプリング率と同期したｌ○２４サイクルにわたって
継続する。
各ＰＥはそれに最も近い４つの隣接のＰＥ（左に２つ、
右に２つ）と直接連絡している。２つのＰＦの各々が独
立したアドレス指定・読み出し一修飾一書き込みサイク
ルを行って、２つの異なったＲＦ位置を読み出し、デー
タを算術論理ユニット（ＡＬＵ）によって処理し、その
結果を一回だけのクロック・サイクルでレジスタ・ファ
イルＲＦＯまたはＲＦ１位置の１つに普き戻すことがで
きる。
外部ラインが第３図のプロセッサ・アレイにおけるプロ
セッサ要素、ＰＥ１５０、のすべてに共通に接続しであ
る。これらのラインは後に詳しく説明するが、ここで簡
単に説明しておくと、４０本のデータ入力ライン１１８
．７本のＤＩＲ／ＲＦＯライン１３１．２４本ノマスク
制御ライン１３０、クロック・リセット信号ライン１４
２．１４４．２本のテスト・ライン１４６．７本のＤＯ
Ｒ／ＲＦＩアドレス・ライン１３３．２４本のデータ出
力ライン１７０および１本の１ビツト大域出力１７８（
Ｇｏ）ラインを含む。
と左ｌ上功 ＳＶＰのＩ１０システムはデータ入力レジスタ１５４（
ＤＩＲ）と、データ出力レジスタ１６８　（ＤＯＲ）と
を包含する。ＤＩＲ。
ＤＯＲは、順次に、デュアルポート式メモリにアドレス
指定され、高速シフト・レジスタとして作動する。ＤＩ
Ｒ，ＤＯＲは、共に、好ましい実施例では、ダイナミッ
クメモリである。
ＤＩＲ，ＤＯＲが一般的な場合にＰＥ１５０に同期して
いるので、データがＤＯＲ／ＲＦＩとＰＥ１５０間で転
送される前に成る種の同期が行われなければならない、
これは、通常は、ビデ、才用途では水平ブランキング期
間中に生じる。成る用途では、ＤＩＲＤＯＲおよびＰＥ
は同期して作動し得るが、いずれにしても、レジスタの
うちの一方のレジスタの両方のぼおとに同時に読み出し
、あるいは、書き込みを同時に行うのは勧められない。
データ入力レジスタ 再び第２図を参照して、プロセッサ１０２のＤＩＲは４
０９６０ビツトのデュアルポート式ダイナミックメモリ
である。１つのボート１１９は１０２４個の４０ビツト
のワードとして編成され、機能的には、１０２４ワード
・ライン・メモリの書き込みボートをエミュレートする
。第４図はＤＩＲ書き込みのためのタイミング図である
。
４０個のデータ入力部１１８　（ＤＩＩ−Ｄ１３９１が
タイミング信号、書き込みイネーブル１９０（ＷＥ）リ
セット書き込み１９２　（Ｒ５ＴＷＨＩおよび書き込み
クロック１９４　ｆｓＷｃＫ）と−緒に用いられる。
ＷＥ１９０は書き込み機能と、アドレス・ポインタ１４
８（コミュテータ）増分機能の両方を５ＷＣＫ１９４と
同期して制御する。高レベルのとき、Ｒ５ＴＷＨＸ９２
ラインはアドレス・ポインタ１４８をＳ〜ＶＣＫの次の
立ち上がり縁で１０２４ワード・バック７における最初
のワードにリセットする。５ＷＣＫ１９４は連続クロッ
ク入力部である。最初の２回のクロック遅延の後、デー
タ１９８の１つの４０ビツト・ワードが５ＷＣＫＩ９４
の各引き続く立ち上がり縁で書き込まれる。
データ・ワードＯ−Ｎを書き込もうとしている場合、Ｗ
Ｅは５ＷＣＫのＮ＋４の立ち上がり縁について高レベル
に留まる。アドレス・ポインタ１４８は、原則として、
１−Ｏｆ−１０２４、シーケンサまたはリング・カウン
タを包含し、これは、水平ブランキング期間の終わりで
トリガ操作されて始動し、アナログ・ディジタル変換器
１１６のサンプリング周波数で同期した１０２４サイク
ルにわたって動作を継続する。入力コミュレータ１４８
は水平走査速度の１０２４倍以上で刻時される。出力コ
ミュレータ１７４は、必ずしもではないが、入力部と同
じ率で刻時され得る。
ここで、説明の目的で、プロセッサ１０２が１０２４個
のプロセッサ要素を持つものとして述べたが、これ以外
の数のプロセッサ要素を持っていても良いことは了解さ
れたい。実際の数は使用されるテレビジョン信号伝送基
準、すなわち、ＮＴＳＣ，ＰＡＬ、　５ＥＣＡｔｌある
いは非テレビジョン用途における機能の所望システムに
関係する。
データ入力レジスタ１５４の第２ボート１２１は１０２
４ビツトからなる４０個のワードとして編成される。各
ビットは１つのプロセッサ要素１５０に対応する。ボー
ト１２１は、物理的には、ＲＦＯの絶対アドレス・スベ
ーすであり、そこにマツピングされる。したがって、Ｄ
ＩＲｌＲＦＯは互いに排他的な回路となる。アッセンブ
リ・コードの所与のアッセンブリ言語について一方がオ
ペランドによってアドレス指定されたとき、他方はアド
レス指定されることがない。両方に対する基準を含むア
ッセンブリ言語ラインはアッセンブリ時にエラーを発生
することになる。
これについては後にもつと詳しく説明する。
ＤＩＲ１５４はＤＯＲ１６８から独立して作動する。し
たがって、それ自身のアドレス・ライン１３１とそれ自
身の制御ライン１３５のいくつかを持っている。ＤＩＲ
１５４の正しい機能は多くのライン（すなわち、Ｃ２１
、Ｃ８、Ｃ２、Ｃ１，Ｃｏ）、ＷＲＭ２３４の内容によ
って、そして、アドレスＲＦＯＡ６〜ＲＦＯＡＯ（第５
図参照）によって決定される。制御ラインＣ２＝１はＤ
ＩＲ１５４を選定する。７つのアドレス・ラインＲＦＯ
Ａ６〜ＲＦＯＡＯは読み出しあるいは書き込みを行うべ
き１−ｏｆ−４０ビツトを選定し、Ｃ１、ＣＯは書き込
みソース（ＣＯ、Ｃ１が読み出ししない事項について）
を選定する。ラインＣ１、ＣＯの成る組み合わせでは、
ＤＩＲ１５４についての書き込みソースはＣ２１，Ｃ８
の状態ならびに作業用レジスタＭ２３４の内容に依存す
る。これらはプロセッサ１０２の融通性を高め得るＭ依
存命令と呼ばれる命令を構成する０表１はＤＩＲ１５４
についての制御ライン機能を示している。
表　　１ Ｃ２１Ｃ８Ｃ２ＣＩ　　　ＣＯＩ＋旧（４１１１ＤＩＲ
Ｉ：ついての動作Ｘ　　Ｘ　　ＯＸ　　ＸＩＸＩＲＦＯ
選定ラインＤＩＲうｍｌへ ここで、ｒ、Ｂは（ｌ’１ＦＯＡ５．　ＲＦＯＡ５、　
　ＦＩＦＯＡＯ＋の二進コンビネーションであり、Ｏ＜
　＝　ｍ　＜　＝　３９の範囲にある。
範囲４０＜＝ｍ＜＝　１２７は予約される。
第５図のプロセッサ要素論理図はＲＦＯ１５８およびＤ
ＩＲ１５４の相互連絡を示している。
Ｃ２１，Ｃ８、Ｃ２、Ｃ１，ＣＯおよびＲＦＯＡ６〜Ｒ
ＦＯＡＯはｌ　０２４のＰＥすべてに共通の制御／アド
レス・ラインである。信号Ｃ２８０およびＭ２５０は、
それぞれ、ＷＲＣ２４８、ＷＲＭ２３４からのものであ
る。
５Ｍ２６２はＡＬＬ１２６０からのものである。
Ｒ３２２，２Ｒ３２４、Ｌ３１０．２Ｌ３１２はこのＰ
Ｅの４つの最も近いものからの信号である。４０個のＤ
ＩＲワードはコピーライテッド・キー・ニーモニックス
を用いる命令によって読み出しあるいは書き込みされる
。すなわち、ＩＮＰ　（ｍ）（ここで、０≦ｍ≦３９）
またはＸＸ　ＩＮＰ［ｍｌ　　（ここで、ＸＸはＮｅａ
ｒ−ｎｅｉｇｈｂｏｒオプションである）。
ハードウェアをより効率よくするために、同じアドレス
・ラインおよび同じハードウェアのかなりの部分をＤＩ
Ｒ１５４とＤＲＯ１５８の間で共有する。
以下の表２のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは下位ビットとしてＭＳＢ、ア
ドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯとしての制御ラ
インＣ２（ＲＦＯＡ７）からなる、Ｃ２は、ＤＩＲ１５
４対ＲＦＯ１５８の選定が命令二−モニツクに内在する
ので、アドレスと考えなれない。
表　　２ ＤＩＲ／ＲＦＯメモリ７フブ ｈは１６　進数を示す データ　力レジスタ ここで再び第３図を参照して、ＤＯＦ１１６８は２４５
７６ビツトのデュアルポート式ダイナミックメモリであ
る。１つのボート１６９はそれぞれ２４ビツトの１０２
４個のワードとして編成され、１０２４ワード・ライン
・メモリの読み出しボートを機能的にエミュレートする
。データ出力部（ＤＯＯ〜ＤＯ２３）１７０は第６図の
読み出しイネーブル（ＲＥ）、　　リセット読み出しく
Ｒ３ＴＲＨ）および逐次読み出しクロック（ＳＲＣＫ）
の信号と一緒に用いられる。
５ＲＣＫ４９６は連続クロック入力である。
ＲＥ４９０は、５ＲＣＫ４９６と同期して、読み出し機
能とアドレス・ポインタ増分機能の両方を使用可能にし
たり、不能にしたりする。高レベルの場合、Ｒ３ＴＲＨ
４９４は５ＲＣＫ４９６の次の立ち上がり縁４９８で１
０２４ワード・バッファの最初のワードに対してアドレ
ス・ポインタ（コミュテータ）をリセットする。最初の
２つのクロック遅延の後、データのうちの１つの２４ビ
ツト・ワードが５ＲＣＫのその後の立ち上がり緑色にそ
の後のアクセス時間で出力される。
データ・ワードＯ−Ｎを読み出そうとしてし）る場合に
は、ＲＥは５ＲＣＫのＮ＋３個の立ち上カ５り縁につい
て高レベルに留まらなければならなし１゜ＤＩＲ１５４
について上述したように、アドレス・ポインタ１７４も
同様に１−ｏｆ−１０２４コミュテータまたはリング・
カウンタを包含し得る。
データ出力レジスタ１６８の第２ポート１６７はそれぞ
れ１０２４ビツトの２４個のワードとして編成される。
各ビットは１つのプロセッサ要素１５０に対応する。Ｄ
ＯＲ１６８のボート１６７は、物理的にＲＦｌ１６６の
絶対アドレス・スペースの一部であり、そこにマツピン
グさ、れている、したがって、ＤＯＲ１６８およびＲＦ
１１６６は相互に排他的な回路である。一方が所与のア
ッセンブリ・ラインを介してオペランドによってアドレ
ス指定されると、他方はアドレス指定され得ない。これ
ら両方に対する基準を含むアッセンブリ・ラインはアッ
センブリ時エラーを発生することになる。これについて
は後にもつと詳しく説明する。
ＤＯＲ１６ｇはＤＩＲ１５４から独立して作動する。し
たがって、それはそれ自体のアドレス・ライン１３３と
それ自体の制御ライン１３７のうちのいくつかを有する
。ＤＯＲ１６８の正しい機能は多くのライン（Ｃ２１、
Ｃ５、Ｃ４、Ｃ３）、ＷＲＭ２３４の内容およびアドレ
スＲＦＩＡ６〜ＲＦＩＡＯによつって決定される（第５
図参照）　制御ラインＣ３＝１はＤＯＲ１６８を選定す
る。７本のアドレス・ライン１３３は読み出したり書き
込んだりしようとしている１−ｏｆ−２４ビットを選定
し、Ｃ４、Ｃ３は書き込みソースを選定する。制御ライ
ンＣ４、Ｃ３の成るコンビネーションの場合、書き込み
ソースＤＯＲ１６８はＣ２１の状態ならびに作業用レジ
スタＭ２３４の内容に依存する。これらはプロセッサ１
０２の融通性を高めるＭ依存命令と呼ばれる命令を形成
する。表３はＤＯＲ１６８についての制御ライン１３０
の機能を示す。
表　　３ Ｃ２１Ｃ５Ｃ４Ｃ３Ｉｔ■ＲＭ） ＤＯＲについての動作 ここで、ｒｑＪは（ＲＦＩＡ６、ＲＦＩＡ５・・ＲＦＩ
ＡＯ）の二進コンビネーションであり、０＜＝ｑ＜＝２
３の範囲にある。
範囲２４＜＝ｑ＜＝１２７は予約されている。
第５図の論理図はＲＦＩとＤＯＲの相互接続状態の詳細
を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ３およびＲＦＩ
Ａ６〜ＲＦＩＡＯは１０２４個すべてのＰＥに共通の制
御／アドレス／データ・ラインである。信号Ｃ２８０お
よびＭ２５０は、それぞれ、ＷＲＣ２４８、ＷＲＭ２３
４からのものである。５Ｍ２６２およびＣＹ２６４はＡ
ＬＵ２６０からのものである。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３３と同じハードウェアのがなりの部分がＤ
ＯＲ１６８、ＲＦＩ　１６６の間で共有されている。
以下の表４のメモリ・マツプは８ビツト・アドレスを必
要とする。このアドレスは、下位ビットとして、ＭＳＢ
、アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯ（１３３）
として制御ラインＣ５（ＲＦＩＡ７）で構成されている
。Ｃ５は、ＤＯＲ１６８対ＲＦ１１１６６の選定が命令
ニモニックにビット０５分だけ内在しているため、アド
レスとは考えられない。
表　　４ ＤＯＲ／ＲＦＩメモリ７−）ブ　　ｈは　１６進数を示
すＰＥレジスク・ファイル 第３図において、各Ｐ　Ｅ　１５０　！２２つのレジス
タ・ファイル、ＲＦＯｌ　５８およびＲＦ１１６６を含
む。各ＲＦはＰＥ１５０あたり２５６ビツトの全体に対
して読み出し／書き込みメモリの１ビツト分の１２８＠
のワードからなる。
プロセッサ・アレイ１０５には２つのアドレス指定構造
があり、ＲＦＯ１５８に対する１つの１３１は１０２４
個すべてのＰＥをカバーし、ＲＦ１１６６Ｇｍ対する１
つの１３３は１０２４個すべてのＰＥをカバーする。両
レジスタ・ファイルは独立したアドレス、セレクタ、命
令のラインが組み合わせであるが、同じ制御器１３０お
よびタイミング１４２回路を共有している。このことは
、両レジスタ・ファイルが同時にデータを読み出し、電
気的効率のために、互いに独立して書き込みを行う。
ＲＦＯ１５８およびＲＦ１１６６は読み出し専用であっ
ても、あるいは、Ｃ２４８あるいはＭ２３４レジスタを
含むいくつかのソースから書き込むか、もしくは、ＡＬ
Ｕ２６０のＳＭ２６２出力によって直接書き込みを行っ
ても良い。また、Ｍ依存命令は、状態的には、ＡＬＬＩ
２６０から直接かあるいは近接のもの１６０からＣＹ２
６４出力のようなデータ・ソースを許す。
以下の表５のｒＸＪは左隣の３１０または右隣の３２２
を表わし、「Ｘ２」はＷＲＭ２３４における価に依存し
て２番目の左隣の３１２または２番目の右隣の３２４を
表わしている。他のデータは、ＲＦを最初にこれらの場
所のうちの１つに通すことによって書き込まれ得る。
以下の表５は各レジスタ・ファイルについてのありそう
な書き込みデータ・ソースを示す。
表　　５ 上述したように、レジスタ・ファイルＲＦＯ邦よびＲＦ
Ｉは独立してアドレス指定でき、したがって、１ビツト
の乗算・蓄積作業を一回だけのプロセッサ・サイクルで
実施できる。すなわち、以下の算術式が一回のクロック
・サイクルで各ＰＥによって求められ得る。
Ｒ１ｆｐｌ　’　・ｆＲＯｆｎｌ　’Ｍｌ　＋　Ｒ１（
ｐｌここで、 Ｍ＝ＷＲＭ　（作業用レジスタＭ）に含まれる値、ＲＯ
（ｎ）＝アドレスｎでのＲＦＯに含まれる値、 Ｒ１（ｎ）＝アドレスｎでのＲＦＩに含まれる値、 Ｒ１（ｐ）’　＝アドレスｎでのＲＦＩに書き戻される
べき値 である。
好ましい実旌例において、レジスタ・ファイル、データ
入力レジスタおよびデータ出力レジスタは読み出し専用
ダイナミックメモリであり、運転中のプログラムによっ
゛Ｃ暗黙のうちにリフレッシュされない限り周期的にリ
フレッシュされる。
多くの用途（たとえば、ディジタルテレビ）では、プロ
グラムは、ソフトウェアループがリフレッシュ期間より
も顛繁に繰り返される場合には、ＲＦをリフレッシュ状
態に保つことになる。
これはプログラムによって使用されている任意の記憶場
所をリフレッシュ状態に保ち、一方、使用済みのビット
を未リフレッシュ状態に留めておくことができる。また
、成るプログラムでは、リフレッシュ期間内で当該記憶
場所のすべてを読み出すだけで、両ＲＦを確実にリフレ
ッシュすることができる。
レジスタ・ファイルＯ（ＲＦＯ ＲＦＯ１５８はＲＦ　１１６６から独立して作動する。
したがって、それはそれ自体のアドレス・ライン１３１
とそれ自体の制御ラインのうちのいくつかを有する。Ｒ
ＦＯ１５８の正しい機能は多くのライン（Ｃ２１，Ｃ８
、Ｃ１，Ｃｏ）ＷＲＭ２３４の内容およびアドレスＲＦ
　Ｉ　Ａ６〜ＲＦＩＡＯによっつで決定される（第５図
参照）、制御ライン４４８　　Ｃ２＝ＯはＲＦＯｌ　５
８を選定する。７本のアドレス・ライン１３１は読み出
したり書き込んだりしようとしている１−ｏｆ−１２８
ビツトを選定し、Ｃ１，ＣＯは書き込みソースを選定す
る。制御ラインＣＩ、ＣＯの成るコンビネーションの場
合、書き込みソースＲＦＯ１５８はＣ２１およびＣ８の
状態ならびに作業用レジスタＭ２３４の内容に依存する
。これらはプロセッサ１０２の融通性を高めるＭ依存命
令と呼ばれる命令を形成する。表６はレジスタ・ファイ
ル０１５８についての制御ライン機能を示す。
表　　６ Ｃ２１ｃａ　　　Ｃ２ＣＩ　　　ＧＯｌ［ＷＲＭ）ｌ　
　　ＤＯＲについての動作ここで、ｒｎＪは（ＲＦＯＡ
６、ＲＦＯＡ５　・・ＲＦＯＡＯ）の二進コンビネーシ
ョンであり、０＜＝ｎ＜＝１２７の範囲にある。
第５図の論理図はＲＦＯ１５８とＤＩＲ１５，４の相互
接続状態の詳細を示している。Ｃ２１、Ｃ８、Ｃ２、Ｃ
１、ＣＯおよびＲＦＯＡ６〜ＲＦＯＡＯは１０２４個す
べてのＰＨに共通の制御／アドレス・ラインである。信
号Ｃ２８０およびＭ２５０は、それぞれ、ＷＲＣ２４８
、ＷＲＭ２３４からのものである。５Ｍ２６２はＡＬＵ
２６０からのものである。Ｒ３２２，２Ｒ３２４、Ｒ３
１０および２Ｌ３１２はこのＰＥに最も近い４つのもの
からの信号である。
ハードウェアをより効率よくするために、同じアドレス
・ライン１３１と同じハードウェアのかなりの部分がＤ
ＩＲ１５４、ＲＦＯ１５８の間で共有されている。表２
のメモリ・マツプは８ビ、ット・アドレスを必要とする
。このアドレスは、ＭＳＢとして制御ラインＣ２で構成
されている。
アドレス・ラインＲＦＯＡ６〜ＲＦＯＡＯはより下位の
ピットである。Ｃ２は、ＤＩＲ対ＲＦＯの選定が命令二
一モニツクに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表２のメモリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
レジスタ・ファイルＩ　　ＲＦＩ ＲＦＩ　１６６はＲＦＯ１５８から独立して作動する。
したがって、それはそれ自体のアドレス・ライン１３３
とそれ自体の制御ラインのうちのいくつかを有する。Ｒ
Ｆ１１６６の正しい機能は多くのライン（Ｃ２１、Ｃ５
、Ｃ４、Ｃ３）ＷＲＭ２３４の内容およびアドレスＲＦ
ＩＡ６〜ＲＦＩＡＯ（１３３）によっつで決定される。
制御ラインＣ３＝０はＲＦＩを選定する。７本のアドレ
ス・ライン１３３は読み出したり書き込んだりしようと
している１−ｏｆ−１２８ビツトを選定し０、Ｃ４、Ｃ
３は書き込みソースを選定する。制御ラインＣ４、Ｃ３
の成るコンビネーションの場合、書き込みソースはＣ２
１の状態ならびに作業用レジスタＭ２３４の内容に依存
する。これらはプロセッサの融通性を高めるＭ依存命令
と呼ばれる命令を形成する０表８はレジスタ・ファイル
ｌについての制御ライン機能を示す。
表　　８ ここで、ｒｐＪは（ＲＦＩＡ６、ＲＦＩＡ５・・ＲＦＩ
ＡＯ）の二進コンビネーションであり、Ｃ１＜＝ｐ＜＝
１２７の範囲にある。
第５図の論理図はＲＦ１１６６とＤＯＲ１６８の相互接
続状態の詳細を示している。Ｃ２１、Ｃ５、Ｃ４、Ｃ３
およびＲＦＩＡ６〜ＲＦＩＡ○は１０２４個すべてのＰ
Ｅに共通の制御／アドレス・ラインである。信号Ｃ２８
０およびＭ２５０は、それぞれ、ＷＲＣ２４８、ＷＲＭ
２３４からのものである。ＳＭ２６２およびＣＹ２６４
はＡＬＵ２６０からのものである。
ハードウェアをより効率よ（するために、同じアドレス
・ライン１３３と同じハードウェアのがなりの部分がＤ
ＯＲ１６８、ＦＩＦＩ　１６６の間で共有されている。
表４のメモリ・マツプは８ビツト・アドレスを必要とす
る。このアドレスは、ＭＳＢとして制御ラインＣ５で構
成されている。
アドレス・ラインＲＦＩＡ６〜ＲＦＩＡＯはより下位の
ビットである。Ｃ５は、ＤＯＲ対ＲＦＩの選定が命令二
一モニックに内在しているため、アドレスとは考えられ
ない。他のレジスタはメモリ・スペースにマツピングさ
れており、表４のメチリ・マツプ内のすべての未定義メ
モリ・スペースは予約されている。
読み出し　　き゛み回路 第３図において、ブロック１５６．１６９、すなわち、
ラベル付きの読み出し／書き込み回路は１つまたはそれ
以上のセンスアンプを包含する。
第７図は１ｘ１２８に構成された１２８ビツトのダイナ
ミック・ランダムアクセス・メモリからなるＲＦＯを示
している。実際には、ＲＦＯデータ・メモリ１５８およ
びＤＩＲ入力レジスタ１５４が同じＩ　Ｘ　１６８ＤＲ
ＡＭけたの部分となっているが、ＤＩＲ１５４は、それ
が入力部ＤＩＯ−３９から並列に４０ピツトで書き込ま
れるという点でＲＦＯ１５８と異なる。同様の配列がＤ
ＯＲ／ＲＦＩについても存在する。しかしながら、ＤＯ
Ｒには２４個（ＤＯＯ−２３）のみ（７）並列出力ライ
ンが設けられる。成る実施例において、１つのプロセッ
サ要素１５０あたり２つのセンスアンプがある。ＤＩＲ
／ＲＦＯについて１つの１５６があり、ＤＯＲ／ＲＦＩ
については他ρ１６７がある。各センスアンプはデータ
・レジスタ１５４または１６８、あるいは、レジスタ・
ファイル１５８または１６６のアドレス指定された部分
に対してデータの読み出し、書き込みを行う。検出され
たデータは、レジスタ、マルチプレクサ５０８（第７図
）およびメモリ・バンクＤＩＲ／ＲＦＯ，ＤＯＲ／ＲＦ
Ｉの間で、Ｉ１０ライン５００．５０２．５０４．５０
６を経てやりとりされる。ＤＲＡＭけたの１ｘ１２８メ
モリＲＦＯ１５８部分に８いてアドレス指定される特定
のビットは１０２４個すべてのプロセッサ要素１５０に
よって共有される１２８本のワード・ライン１６０によ
って選ばれる。コントローラ１２８はＩ−ｏｆ−６４ア
ドレス選定のために６つのアドレス・ビット１３１Ａを
ＤＩＲ１５４へ与える。（７番目のビットは、ＤＩＲ選
定についてはｒ＝ｏＪ、Ｄ！、Ｒ非選定については「＝
１」というように復号される。）そして、コントローラ
１２８は１−ｏｆ−１２８アドレス選定については７つ
のアドレス・ビット１３１ＢをＲＦＯ１５８に与＾る。
同じアドレス選定は１０２４個すべてのプロセッサ要素
１５０のＲＦＯまたはＤＩＲに行われる。同様にして、
ＲＦＩと呼ばれる第２の１ビツト幅のダイナミック・メ
モリ１６６がプロセッサ１０２の出力側で用いられ、再
び、１−ｏｆ−１２１１アドレス選定について７個のア
ドレス・ビット１３３Ａを受は取る。入力コミュテータ
１４８は水平走査速度の１０２４倍以上で刻時され、そ
の結果、入力レジスタ１５４の１０２４個すべてが水平
走査期間中にロードされ得る。出力コミュテータ１７４
は入力と同じ速度で刻時され得るが、必ずしもその通り
でなくても良い。
コミュテータ１４８がらのポインタ入力１５１は１セッ
ト４０個の入力トランジスタ５１６を駆動するように示
してあり、これらのトランジスタは４０本のデータ・ラ
イン１１８（並列入力部ＤＩＯ−ＤＩ３９がらの）をダ
イナミック・メモリ・セル５１８に接続する。これらの
セルはデュアルポートであり、ワード°ライン５２６に
よってアドレス指定されたとき、アク文ス・トランジス
タ５２０およびセンスアンプ１５６に接続された折り返
しビット・ライン５２２．５２４を介して書き込み、読
み出しされる。この１６８ビツト・ダイナミック・ラン
ダムアクセス（ＤＲＡＭ）けなのＤＩＲ部分については
ワード・ライン５２６のうちの４０本が、ＲＦＯ部分に
ついてはワード・ライン１６０のうちの１２８本が設け
である。
先に述べたように、ＤＩＲは２トランジスタ・デュアル
ポート・セルである。読み出しおよび書き込みは各ボー
ト毎に実施され得る。ＤＩＲは高速ダイナミック・シフ
ト・レジスタとして作動する。デュアルポートの特徴は
、ＤＩＲの内外へのデータの同期通信を可能とすること
にある。ダイナミック・セルを用いることによって、シ
フト・レジスタ・レイアウトはかなり縮小される。ダイ
ナミック・セルを用い得るが、これはセル動作にとって
は必須ではない。
データ出力レジスタは３トランジスタ・デュアルポート
・ゲインセルを利用する。たいていの用途において、読
み出し、書き込みはボート１６７のところで可能である
が、読み出しのみは第２ボートで実施される。ＤＯＲ１
６８は、高速ダイナミック・シフト・レジスタとしても
作動する。ＤＯＲは、ゲイン・トランジスタ回路と共に
、記憶された電荷を破壊することな（コンデンサ５１９
の読み出しをを許す。作動にあたって、セル５１９の論
理「１」がトラン、ジスタ１６４０のＩＶｙより大きい
場合、セレクト・ライン１７２がオンとなったとき、ラ
イン１６４２は、最終的に、論理「Ｏ」、すなわち、０
ボルトに引かれることになる。セル５１９の電荷がＩ　
Ｖ　ｔより低い（すなわち、論理ｒＯＪまたは低レベル
）場合、ライン１６４２の電荷（よ予充電値に留まるこ
とになる。トランジスタ１６４２はセル読み出しセレク
ト・トランジスタである。２４本すべてのデータ出力ラ
イン５６０がトランジスタ１６４２によって同時に検知
される（すなわち、トランジスタ１６４２力≦プロセツ
サ要素セルを選ぶ）。図示のように、ノニド１６５０は
絶縁されている。この接続は他のプロセッサ要素セルを
読み出しているときに発生するノイズによるセル内デー
タの喪失の可能性を減らす。各１２８セル部は信号を検
知すべく出力ラインにコンパレータ１６３４を有する。
基１！電圧がコンパレータ入出力部１６３６に叩加され
る。
トランジスタ１６３０のソース１６３８はＶ６Ｄに接続
しである。しかしながら、これは必須要件ではなく、ソ
ース１６３８を別の電圧レベルに接続しても良い。
第８ａ図〜第８ｄ図はＤＯＲ回路のいくつかのラインお
よびノードでの電圧レベルを示している。
第９図は別のＤＯＲセルを示している。
先に述べたように、ビデオ用途のためのＰＥ１５０の好
ましい実施例では、４０ビット幅の入力データパス１１
８と２４ビット幅の出力データバス１７０とを利用する
。これらのバス幅は、８ｆｓｃ　（３５ｎｓ）の高い刻
時速度と組み合わせで、１０２４ＤＩＲ１５４またはＤ
ＯＲＩ６８についてのパス幅全体が刻時期間全体にわた
ってパワーアップされなければならない場合には、パス
ライン上のパワードレンおよびノイズを大きくすること
になる。しかしながら、個々のＤＩＲ（またはＤＯＲ）
のみが刻時期間の任意特定の部分で読み出されたり、書
き込まれたりするため、書き込まれつつあるＤＩＲ１６
８のみ、あるいは、任意所与の時刻に書き込まれつつあ
るＤＩＲを含むＤＩＲシリアル・アレイの一部のみをパ
ワーアップすることができる。
第１０図は５ｖＰ１２０人カバスライン１１８パワード
レン、ノイズ低減制御回路５８０を示している。この回
路５８０はＤＩＲ１５４畳き込み中に５ｖＰ１０２のノ
イズおよびパワー要求を低減する。説明のために、１０
２４ｘ４０ＤＩＲアレイ１５４は８つのセグメントまた
は部分５８６ａ−ｈにセグメント化され、各セグメント
が１２８個のＰＥ１５０を含む、データは、対応する制
御ユニット６０２の制御の下に作動しているコミュテー
タ１４８の１ヤグメントによって各１２８ＤＩＲセグメ
ント５８６の記憶場所に刻時される。制御ユニット１　
　（６０２ａ）はライン１１８上の入力ビデオ・データ
信号の水平走査速度と同期するように調時されたクロッ
ク入力６０８の１セグメントを有する。８つの制御ユニ
ット６０２の各々はリセット信号６１０を受は取るよう
に接続しである。リセット信号は、最初の制御ユニット
６０２ａをして残りのユニット６０２ｂ−ｈをパワーア
ップ、パワーダウンさせる。制御ユニット６０２の出力
信号はコミュテータ５８８が上述したように作動可能と
するコミュテータ・イネーブル信号１５１を含む。個々
の制御ユニット６０２の出力信号は、現在作動している
セクションへのデータ信号書き込みが完了間近であると
きに次の隣接の制御ユニットをパワーアップするパワー
アップ出力信号６０６も含む。たとえば、ライン１１８
からＤＩＲセクション５８６ａへのデータ読み出しがひ
とたび完了間近となったならば、次の隣接の制ｍユニッ
ト６０２ｂがそのコミュテータ・セグメント５８８ｂを
使用可能とし、データの書き込みの準備を整える。ひと
たびセグメント６０２ｂがコミュテータ・セクション５
８８ｂを使用可能としたならば、ライン６０４ａ上の信
号が先の制御ユニット６０２ａをパワーダウンする。こ
れはこの制御ユニット６０２ａがセグメント５８６ａへ
の書き込み完了データを持っているからである。このパ
ワーアップ／パワーダウン制御シーケンスは、１０２４
個すべてのＤＩＲがロードされてしまうまで各セクショ
ン毎に繰り返される。このようにして、書き込まれつつ
あるＤＩＲのグループについてのコミュテータのみがク
ロック・サイクルの一部でパワーアップされる。先に述
べた５ＶＰ１０２の作動に従って、ビデオ・データ信号
走査線水平ブランキング期間中、すべてのセクション５
８６ａ−ｈのＤＩＲデータはＲＦＯに刻時され、一方、
コントローラ・リセット信号が活性化され、新しい走査
線が入力のＳ備を整える。
次に第１１図を参照して、第１０図に示すパワードレン
・ノイズ低減制御回路５８０の好ましい実施例の論理ブ
ロック図がここにより詳しく示しである。第１１図にお
いて、制御回路５８０はフリップフロップ６１４．６２
０．６２２を含むサブ回路を含むものとして示しである
。
作動にあたって、入力部６１０でのリセット信号がフリ
ップフロップ６１４．６２０ａのＳ入力部すなわちセッ
ト入力部をトリガする。同じリセット信号６１０がフリ
ップフロップ６２０ｂ−６２０ｇへのクリヤ入力部をト
リガし、フリップフロップ６２２へのリセット入力部を
トリガする。フリップフロップ６２０ａのセット入力部
がトリガされると、そのＱ入力部が付勢されてドライバ
６２８を使用可能にする。ドライバ６２８が使用可能と
されると、それらの入力部のクロック信号がコミュテー
タ５８８８入力部に与えられる。作動のためのコミュテ
ータ５８８ａのパワーアップはフリップフロップ６１４
のＱ出力信号の高レベルで開始する。コミュテータ・イ
ネーブル信号１５１はライン１１８上に存在するビデオ
！データ信号の最初の４０ビツトの、第１のＤＩＲ記憶
場所への読み出しをトリガする。
クロック信号６０８は、先に述べたような入力ビデオ信
号速度と調時されたコミュテータ５８８をトリガする。
同じクロック信号が同時にすべてのクロック入力部６０
８に与えられる。しかしながら、ドライバ６０８ｂ−６
０８ｈが不能とされているので、それらの対応するコミ
ュテータ５８８ｂ−５８８ｈも付勢されない１次いで、
コミュテータ５８８ａは第１セグメントのＤＩＲ記憶場
所０−１２７に対応する各信号ライン１５１０〜１５１
　、ｘ丁を使用可能とする。信号ライン１５１１□がＤ
ＩＲ１２７について使用可能とされると、イネーブル信
号がフリップフロップ６２０ｂのセット入力部にも与え
られ、また、ライン６０６を経てパワーアップ・コミュ
テータ５８８ｂへ与λられる。フリップフロップ６２０
ｂのセット入力部またはＱ入力部はドライバ６０８ｂを
付勢し、クロッキング信号をコミュテータ５８８ｂに送
り、コミュテータ５８８ｂに関して説明した町うな作動
を行わせる。信号ライン１５１　、、、がコミュテータ
５８８ｂによって付勢されると、信号がパワーダウン・
コミュテータに通じるライン６０４を経てフリップフロ
ップ６２０ａのリセット入力部に送られてドライバ６２
８ａを消勢する。ドライバ６２８ａの消勢はデータの４
０ビツトがＤＩＲ１２７に入力された後に行われる。パ
ワーアップ・パワーダウン・シーケンスは、すべてのコ
ミュテータ５８８ａ−５８８ｈがＤＩＦ＋記憶場所０−
１０２３をｏ−ドするように作動してしまうまで継続す
る。フリップフロップ６２２は、コミュテータ５８８ｈ
の動作が完了した後にリセット信号６１０によってリセ
ットされる。
次いで、制御回路５８０が書き込まれつつある回路部分
をパワーアップするだけでパワードレンを低減する。こ
れは、また、データ・ラインに存在する可能性のあった
ノイズを低減するのにも役立つ。
第１２図はプロセッサ１０２のＤＯＲ１６８すなわち出
力側で使用するためのパワー・ノイズ低減回路を示す。
第１２図の回路は第１１図の回路と同様に作動する。Ｄ
ＩＲおよびＤＯＲを８つのセクションに分解することは
ほんの説明のためだけである。チップ・レイアウトに応
じて、３２またはそれ以上のセクションを持っていても
良い。
加えて、コミュテータは別の実施例では制御ユニットの
一部である。コミュテータ・セグメント５８８は個別の
コミュテータとして作用する単一のコミュテータの部分
であり得るし、あるいは、複数の個別のコミュテータが
あっても良い。
標準・　ト標準信０ テレビは多くの信号ソースを持つ。これらの信号ソース
は２つのタイプに分類できる。すなわち、標準タイプと
非標準タイプである。標準信号はディジタル回路にとっ
ては理想的であり、非標準信号はディジクル・テレビジ
ョン・システムにとっては多くの間頚を提起する。標準
信号の一例は、カラー・バースト周波数、水平同期期間
、垂直同期期間およびこれら３つの間の位相関係がすべ
てほとんど定数であるテレビ・ステーションである。Ｖ
ＣＲは非標準信号ソースの良い例である。このホームＶ
ＣＲは、水平同期パルスとクロマ・バーストの間の精己
な関係が記録／再生プロセス中に失われ、テープ・ジッ
タの導入が引き続くフィールド間のタイミング関係を壊
すために、このように分類される。
ビデオ・データ信号がライン１１８を通して５ＶＰ１０
２に連続的に送られるが、アレイ・データ入力レジスタ
１０９は一度に１本だけのビデオ走査線を保持する。先
に説明したように、水平ブランキング期間中、データの
現在保持されている走査線ＲＦＯレジスタ・ファイルに
シフトされて入力レジスタを新しいデータ走査線に対し
て自由にする０次のブランキング期間および走査線時間
中、レジスタ・ファイルＲＦＯおよびＲＦＩに先に保持
されているデータはＰＥによって処理される。レジスタ
・ファイル・データは近接の通信ネットワークを経て他
のプロセッサ要素へも転送され得る。−射的には実施さ
れないが。
ＤＩＲまたはＤＯＲのデータはプロセッサ要素で直接処
理しても良い、この事象シーケンスは、入力信号にぼお
ず（水平ブランキング期間）が存在しない非標準信号用
途では望ましいことではない、このような用途の一例と
して、入力信号がＶＣＲ出力である場合がある。この場
合、プロセッサ要素成分間で（たとえば、ＤＩＲ対ＲＦ
ＯおよびＲＦＩ対ＤＯＲ）信号を停止させたり、データ
を転送したりする時間がない。この問題を解決すべく、
第１３図に示すＳＶＰアーキテクチャを使用できる。第
１３図において、１０２４個のデータ入力レジスタ１５
４は複数のセグメントに分割される。この例において、
ＤＩＲは２つのセグメント、左６５０、右６５２に分割
される。ここで、所望に応じてもつと多（のセグメント
があっても良いことは了解されたい。各セグメント６５
０，６５２は全プロセッサ要素の半分（５１２）を包含
する。説明を容易にするために、左側から１つだけプロ
セッサ要素を、右側から１つのプロセッサ要素を示す。
作動にあたって、ライン１１８上のデータ信号はセグメ
ント６５０のＤＩＲに転送され、一方、セグメント６５
内に先に格納されていたデータはレジスタ・ファイル６
５６へ同時に転送される。
ＤＩＲセグメント６５２からのデータがレジスタ・ファ
イル６５６へ転送された後、セグメント６５０ＤＩＲは
それらのデータをレジスタ・ファイル６５４へ転送し、
セグメントＤＩＲ６５２は新しいデータをロードする。
このようにして、レジスタ・ファイルへシフトされる前
にりプロセッサのＤＩＲの半分だけが満たされているだ
けで良い。
セグメント選定および動作を制御する制御回路６８８の
例も第１３図に示しである。制御回路６５８はＤＩＲセ
レクト・トランジスタ、たとえば、左半分にはトランジ
スタ６７０，６７２、右半分にはトランジスタ６７４．
６７６を包含する。セレクト・トランジスタ６７０はＤ
ＩＲとプロセッサ要素センスアンプ６７８の間に接続し
たソースとドレンを有する。トランジスタ６７０のゲー
トはＡＮＤゲート６８２の出力部に接続しである。ＡＮ
Ｄゲート６８２の入力リード線６９２はＸＦＥＲＬＥＦ
ＴまたはＸＦＥＲＩＧＨＴ信号を受は取る。入力リード
線６９０はマイクロコード制御ビットＣ２を受は取る。
Ｃ２＝１の場合、ＤＩＲが選定され、Ｃ２：０の場合、
ＲＦＯが選択される。
トランジスタ６７２が、同様に、ＤＩＲ６５０とセンス
アンプ６７８の間に接続しである。同様に、セグメント
６５２のトランジスタ６７４．６７６が接続しである。
各セグメント制御回路の各ＤＩＲも２つのトランジスタ
のネットワークを包含しており、このネットワーク番ま
作動中番こ所望に応じてセンスアンプを既知状態にする
。左半分のＤＩＲにはトランジスタ６６２，６６４、右
半分のＤＩＲにはトランジスタ６６６．６６８がある。
トランジスタ６６２はトランジスタ６７０のソースに接
続したソースと、接地したドレンを有する。同様に、ト
ランジスタ６６４のソースはトランジスタ６７２のソー
スに接続しである。しかしながら、トランジスタ６６４
のドレンは■。。に接続しである。トランジスタ６６２
．６６４のゲートはＡＮＤゲート６８４の出力部に接続
しである。ＡＮＤゲート６８４は２つの入力部を有する
。入力部６８８はインバータ６８６の出力部に接続して
あり、このインバータの入力部はＸＦＥＲＬＥＦＴ／　
ＸＦＥＲＩＧＨＴ信号に接続する。ＡＮＤゲート６８４
の入力部６９０は制御ビットＣ２に接続しである。
ＡＮＤゲート６８４からの制御出力はセグメント半分６
５０から６５２へクロス結合してあり、出力が左側のト
ランジスタ６６２．６６４と右側のトランジスタ６７４
．６７６を制御するようになっている。ＡＮＤゲート６
８２の出力；ま、同様に、プロセッサ１０２のを半分と
右半分の間にクロス結合しである。左側で、ゲート６８
２Ｂ力はトランジスタ６７０．６７２を制御する。右側
で、ゲート６８２はトランジスタ６６６゜６６８を制御
する。
作動にあたって、ＸＦＥＲＬＥＦＴ、　　Ｃ２信号の高
レベルはＡＮＤゲート６８４から低レベル信号出力を、
ＡＮＤゲート６８２から高レベル信号出力を庄じさせる
。これはＲＦＯへの転送のために左側ＤＩＲの内容を選
択し、ローディングのために右側ＤＩＲを付勢する。’
Ｃ２が１である間にリード！Ｉｉ！６９２上にある低レ
ベル信号まタハＸＦＥＲＲＩＧＨＴ信号はローディング
のために左側ＤＩＲを選択し、ＲＦＯへのデータの転送
のために右側ＤＩＲを選択する。このシーケンスは繰り
返されて、ＤＩＲ走査がピストン状の要領で交互にデー
タを絶えず受信、送信する。
完全走査線がＤＩＲにロードされ、レジスタ・ファイル
に転送された後、プロセッサ１０２によって実行された
ソフトウェア・プログラムが転送されてきた偶数アドレ
ス・データをゼロで論理和演算し、のデータを回復する
。転送されてきた奇数アドレス・データはｌで論理積演
算されてオリジナルのデータを回復する。これが第１４
図に示しである。データ・ライン１１８から受は取られ
たデータが回復された後、先に述べたように２セグメン
ト処理が開始し得る。
第１５図は当初に転送されたデータを回復するための別
の手段を示す、偶数、奇数のアドレスを個別に回復する
代わりに、第１３図のトランジスタ６６４．６６８のド
レンなアースに結合し、奇数、偶数のアドレスを等しく
処理することができる。これは次のように生じる。最初
の半分を入カニ　（ＸＦＥＲＬＥＦＴ＝ｌ）；　Ｍ＝１
．　Ａ＝ＩＮＦ（ｊｌ、　Ｂ＝０．　Ｃ＝０．　Ｒ１（
ｎ）・ＳＭ　、次に第１データを論理和演算し、第１部
分の結果は次の通り：　（ＳＦＥＲＬＥＦＴ・０１；　
ｕ＝ｉ、　ＡＪｌ（ｎ）、　Ｂ＝ＩＮＦ（ｊ）、　Ｃ：
１．　Ｒ１（ｎ）＝ＣＹ　。
第１６図は第１３図のＤＩＲ制御回路をやや異なった状
態でより詳しく示している。第１７図は第１３図のＤＯ
Ｒ制御回路をやや異なった状態でより詳しく示している
。
レジス　・ファイル・ｌフレッシュ 上述したように、レジスタ・ファイルはダイナミック・
セルからなり、これらのセルは引き続くリフレッシュ期
間で適当にリフレッシュされてそれらの内容を保つ、ソ
フトウェアによって使用されたアドレスのみがリフレッ
シュされる必要がある。残りすべてのアドレスは、それ
らのデータが不要なので、リフレッシュなしで良い。
リフレッシュ動作はデータ保存を必要としている各アド
レスへの読み出しだけである。したがって、多くの用途
において、ソフトウェア・プログラムは、ソフトウェア
・ループがリフレッシュ期間よりも頻繁に反復される場
合に、ＲＦをリフレッシュ状態に保つことになる。
ＳＶＰ　ｌ　０２内の２５６にすべてのビットをリフレ
ッシュするのにはほんの６４回のサイクルを必要とする
だけである。これは、各ＲＦが宴際に一時に２ビツト（
ＩＰＦあたり全体で４ビツト）を読み出し、リフレッシ
ュするからである。
５ＶＰ１０２のすべてに対して完全なリフレッシュを実
施するには、各ＲＦを作業用レジスタに読み込み、２回
ずつアドレスを増分し、６４回繰り返す。次のプログラ
ムはリフレッシュ動作を示している。
たとえば、 Ａ＝ＲＯｆ０１：　　　　Ｂ＝Ｒ１ｉ０１　　　　　　
；４Ｘ１０２４ビフトをリフレッシュＡ＝ＲＯ（２）：
　　　　Ｂ＝Ｒ１ｆ２１　　　　　　；アドレスをまた
け　増分Ａ＝ＲＯｆ１２４１　：　　Ｂ＝Ｒ１ｆ１２４
１Ａ＝ＲＯ［１２６１：　　Ｂ＝Ｒ１（１２６１；リフ
レッシュ　完了ＬＵ 第５図において、ＡＬＵＩ　６４が単純な全加算器／減
算器２６０プラス１ビツト乗算器２５８　（ＡＮＤゲー
ト）として示しである。入力部４：ｔＷＲＭ２３４、Ｗ
ＲＡ２３８、ＷＲＢ２４２、ＷＲＣ２４８および制御ラ
インＣ２１２５２から来る。ＡＬＬ１１６４の出力はＳ
ＵＭ２６２　（ＳＭ）、Ｃａｒｒｙ２６４（ＣＹ）およ
びＢｏｒｒｏｗ２６６　（Ｂ〜Ｖ）である。
ＡＬＵのダイアグラム 再び第５図を参照して、ＡＬＵ１６４は制御ラインＣ２
１によって制御される２つの作動モードを有し、一方の
モードでは、乗算器２５８が使用可能とされ、Ｍ依存命
令が不能とされる（Ｃ２１＝Ｏ）　　第２のモードでは
、乗算器２５８が「パススルー」すなわち不能とされ、
Ｍ依存命令が使用可能とされる（Ｃ２１＝１）。
ＡＬＵ１６４の作動モードの選択は実行されているプロ
グラム命令にのみ依存する。すなわち、ＳＶＰアッセン
ブラは、所与のアッセンブリ・ラインの命令が「Ｍ依存
」を要求する場合にはＡＬＵ１６４の作動モードを「Ｍ
依存命令使用可能」にセットする。さもなければ、作動
モードは「使用不能」にセットされる。これは、Ｍ依存
サブ命令が使用中の間、加算器／減算器２６０を正しく
機能させるように行われる。すなわち、乗算器２５８お
よびＭ依存サブ命令の全クラスが作業用レジスタを共用
し、したがって、相互に排他的となる。
表１０は乗算器２５８が使用可能であるか、使用不能で
あるかに応じたＡＬＵ　１６４の動作を示す。
表 ＡＬＵ１６４は表１１に示す論理演算を実施し、その間
、Ｍ依存命令は使用不能とされる。所与のアッセンブリ
・ラインの命令がＭ依存でない場合には、全ラインの全
命令についてＭ依存命令が不能とされる。
ＰＥ乍業　レジスタ 第２図の実施例において、１プロセツサ要素毎に４つの
作業用レジスタ１６２　（ＷＲ）　、すなわち、ＷＲＭ
、ＷＲＡ、ＷＲＢ、ＷＲＣがある。
４つすべてのレジスタは、データ転送元、転送先が異な
っていることを除いて同じであり得る。第５図に示すよ
うに、各ＷＲはデータ・せれくたまたはマルチプレクサ
と、フリップフロップとを包含する。４つすべてのレジ
スタは、有効データがＲＦから到達した直後に内部ＳＶ
Ｐタイミング回路によって同時に刻時される。
表１２は４つの作業用レジスタのそれぞれについてのデ
ータ転送元を例示している。
表　１２ し１ ここで、 Ｍ、Ａ、Ｂ、Ｃは作業用レジスタ ＲＦＯ，ＲＦｌはレジスタ・ファイル Ｌ、Ｒ，Ｌ２、Ｒ２は近接入力部 ＣＹ、　ＢＷはＡＬＵからのＣａｒｒｙ、　Ｂｏｒｒｏ
ｗ出力部ＫＣＢは条件付きＣａｒｒｙ／Ｂｏｒｒｏｗい
？ＲＭの関数）１、Ｏは論理レベル 業用レジスタＭ　　ＷＲＭ ＷＲＭ２３４、すなわち、乗算器レジスタが乗算、除算
、マスキング演算、いくつかの論理演算および条件付き
ＣＭ依存）演算において使用される。ＷＲＭ２３４はＡ
ＬＩＪ内の乗算器ブロック２５８の２つの入力部のうち
の１つである。さらに、ＷＲＭ２３４はライン２５０を
経て接続していてＭＬＩＸを分割し、条件付きＣａｒｒ
ｙ／Ｂｏｒｒｏｗ（ＫＣＢＩ　命令を制御し、ライン３
８２を経てＲＦＩＭＵＸに接続していて条件付きＣａｒ
ｒｙ書き込み（ＫＣＹ）命令を制御し、ライン４０６を
経てＲＦＯＭＴＪＸＩに接続して条件付き方向命令、Ｘ
Ｂ、ＸＲＯ（ｎ）、ＸＩＮＰ　　（ｍ）Ｘ０ＬＩＴ　（
ｑ）を制御する。ＷＲＭ２３４はＲＦＯＭＬＩＸ２にも
接続していて、ＲＦＯへ直接書き込まれる。−射的には
、ＷＲＭ２３４は「１」をロードされて、乗算器２５８
がＷＲＡの値をＡＬＬ１１６４の加算器／減算器へ直接
送るようにしなければならない。
データ・セレクタ２３２　（ｎ−ｔｏ−１乗算器）が表
１３に示すような制御ラインＣ２０、Ｃ１９、Ｃ１８、
Ｃ８の関数としてＷＲＭ２３４についての可能性のある
１０個のデータ・ソースのうちの１つを選ぶ。加えて、
ラインＲ，Ｒ２、Ｌ、Ｌ２から取ったデータは選定され
た近接のもの１６０内の４つのソースのうちの１からの
ものであり得る。
表 Ｘ ＲＦＩ　ｆｐｌの１マＲＭへの書き込み■ １　　　１　　　１　　　Ｘ　　　　　　１ノ＄ｔＲ１
，Ｉヘノｏ−ｔ’ＷＲＡ２３８　（加数／被減数レジス
タ）は汎用作業用レジスタであり、ＡＬＬ１１６４の関
わるたいていの作業で使用される。ＷＲＡはＡＬＬ１１
６４内の乗算器ブロック２５８への２つの入力部のうち
の第２入力部２５６であり、加算器／減算器ブロック２
６０に入力する止環である。ＷＲＡはＣＭＬＩＸ２４４
への入力部でもある。
データ・セレクタ２３６　（ｎ−ｔｏ−１マルチプレク
サ）が表１４に示すような制御ラインＣ１７、Ｃ１６，
Ｃ１５、Ｃ８の関数としてＷＲＡ２３８についての可能
性のある１０個のデータ・ソースのうちの１つを選ぶ。
加えて、ラインＲ，Ｒ２、Ｌ、Ｌ２から取ったデータは
選定された近接のもの１６０内の４つのソースのうちの
１つからのものであり得る。
表　　１４ ｘ ｌ　　ＲＦｌｆｐｌの１ｆＲＡへの書き込みＷＲＢ２４
２は常にＷＲＡ２３８から引かれる。
ＷＲＡはＬ／ＲＭＵＸ３０５への入力部でもある。
データ・セレクタ２４０　（ｎ−ｔｏ−１マルチプレク
サ）が表１５に示すような制御ラインＣ１４、Ｃ１３、
Ｃ１２，Ｃ８の関数としてＷＲＢについての可能性のあ
る１０個のデータ・ソースのうちの１つを選ぶ。加久て
、ラインＲ，Ｒ２、し、Ｌ２から取ったデータは選定さ
れた近接のもの１６０内の４つのソースのうちの１つか
らのものであり得る。
表　１５ ＷＲＢ２４２　（加数／被減数レジスフ）は汎用作業用
レジスタであり、ＡＬＵ１６４の関わるたいていの作業
で使用される。減算において、業用レジスタＣＷＲＣ ＷＲＣ２４８（桁上げ／借りレジスタ）はＡＬＬ１１６
４への桁上げ（または借り）入力部である。多重ビツト
加算において、ＷＲＣ２４８はビット間の先行加算から
のＣＹ２６４を保持する。一方、多重ビツト減算では、
ＷＲＣ２４８はＢＷ２６６ビツトを保持する。ＷＲＣ出
力はＡ、Ｂ、ＭレジスタおよびＲＦＯＭＬＩＸＩへ行く
。
データ・・セレクタ２４４　（ｎ−ｔｏ−１マルチプレ
クサ）は、表１６に示すように、ＷＲＭ２３４の内容に
よって、制御ラインＣ２１，Ｃ１１、ＣＩＯ，Ｃ９（７
）関数としてＷＲＣ２４８についての９個の可能性のあ
るデータ・ソースのうちの１つを選ぶ。すなわち、これ
ら４本の制御ラインの成る種のコンビネーションの場合
、ＷＲＣ２４８へ送られるべきデータは作業用レジスタ
Ｍ２３４の内容に依存する。これらはプロセッサ１０２
の融通性をより大きくできるＭ依存命令と呼ばれる命令
を形成する。ＷＲＣ２４８はオペランド規制上ＫＧＢ　
（条件付き桁上げ／借り）を含む任意のＭ依存命令を実
行する。
表 Ｃ２１Ｃ１ｌ　　ＣＩＯＣ９ （Ｗ　ＲＭ　１ ＷＲＣについての動作 近隣通信システムを各ＰＥ１５０に設けて４つの最も近
い隣接ＰＥ（中間ＰＥ１５０の左に２つ、右に２つ）の
直接記憶・レジスタ読み出し／書き込み能力を得るよう
にすることができる。
加えて、同じ回路を用いてＧｏまたは大域出力部１７８
と呼ばれる大域フラグを作ることができる。Ｇｏ　１７
８信号は、ＤＯＲ１６８をロードし、クロックアウトす
る必要なしにＳＶＰの外側に内部事象をフラグ付けする
方法の１つである。
Ｌ１盪１ 再び第２図を参照して、各ＰＥは４つの隣接ＰＥヘファ
ンアウトされるＬ／Ｒ（すなわち左／右）と呼ばれる１
つの出力３０８を発生する。各ＰＥ１５０も４つのＬ／
Ｒ信号（４つの近接ＰＥの各々から１つずつ）を入力す
る。これらは、Ｌ２３１２（左へ２＠目のＰＥ）、Ｌ３
１０　（左へ１番目のＰＥ）、Ｒ３２２（右へ１番目の
ＰＥ）、Ｒ２３２４（右へ２番目のＰＥ）と命名される
。第１５図はいくつかのプロセッサ要素を横切って連続
的なこの相互接続システムを示している。
データ・セＬ／クタ３０５　（４−ｔｏ−１マルチプレ
クサ）は、制御ラインＣ７、Ｃ６の関数としてＬ／Ｒラ
イン３０８へ出力すべきＰＥ　（ｎ）内の４つのデータ
・ソースのうちの１つを選ぶ、論理ＺＥＲＯ３０４、Ｗ
　ＲＢ　２６８　（７）内容、マタは、レジスター　７
　ｙ　イルＲＦ　Ｏ（ＲＡ　Ｍ　Ｏ）　２８８あるいは
ＲＦＩ　　（ＲＡＭＩ）２８６のいずれかからの位置が
１つの隣接プロセッサ要素に連絡され得る。　表１７に
おいて、Ｌ／Ｒ３０８のためのデータ・ソースが制御ラ
インの関数として挙げである。
表　　１７ 次に第１８．１９図を参照して、大域出力信号８２４は
ＰＥを出る１０２４個すべてのＬ／Ｒライン１７８の論
理０Ｒ８５２の均等物である。すなわち、プロセッサ・
アレイ１０２内の１つまたはそれ以上のＰＥ１０３がそ
のＬ／Ｒライン１７８に論理ルベルを出力すると、ＧＯ
信号８２４も論理１を出力することになる。ＧＯ信号は
高レベルにある。第１９図はＰＥ　（ｎ）を出るＬ／Ｒ
信号の発生および大域フラグ信号、Ｇｏ（大域出力）と
の関係を示している。
近隣通信を用いるとき、同じアッセンブリ・ライン上の
命令がＧＯ命令と一緒に同じハードウェアを共有してい
るため、それらの使用がほぼ相互に排他的となることに
注意されたい。いずれにしても、ＳＶＰアッセンブラは
生じる可能性のある任意のコンフリクトにフラグ付けす
ることになる。
縦続ｓｖｐチップ 第２０図に示すチップ・レベルで、近隣通信ラインは外
側に持って行かれており、その結果、１０２４個より多
いビットの処理幅が必要の場合、多数のＳｖＰを従属し
ても良い、ＳＶＰ、１０２の左には、し、２Ｌ出力部、
し、２Ｌ人カ部がある。右には、Ｒ１２Ｒ出力部とＲ１
２Ｒ人カ部がある。相互接続と−の混乱を避けるべく、
これらのビンは、ＣＣ０Ｌ７９２、ＣＣ０Ｌ７９２、Ｃ
Ｃ２Ｌ７９６、ＣＣ３Ｌ７９８、ＣＣＯＲ８００、ＣＣ
ｌＲ８０２、ＣＣ２Ｒ８０４、ＣＣ３Ｒ８０６，！ｌ：
命名シ、ＣＣ０ＬをｃｃｏＲへ接続する等のみが必要で
ある。
第２０図は２つまたはそれ以上のＳＶＰについての縦続
連結を示している。末端の入力部は図示のようなたいて
いの場合には接地しなければならないが、これは特定の
用途に応じて異なる。
ＳｖＰの別の相互接続法が第２１図に示しである。第２
１図の相互接続法では、ビデオ処理システムの画像を循
環接続を行うことによってシリンダのまわりに巻き付け
ることができる。これらのラインを用いる場合、Ｒ／Ｌ
／２Ｒ／２Ｌ転送を行ってＳｖＰチップ間に充分な伝帳
時間を与える待機状態さいくるを命令と一緒に用いなけ
ればならない。待機状態シングル命令についての内部バ
ス・タイミング図が第２４図に示しである。
組１至ニュ ＳＶＰには４つの命令モードがある。すなわち、シング
ル、ダブル、待機状態シングルおよびアイドルの４モー
ドである。最初の２つのモードは任意の有効アッセンブ
リ命令ラインとの組み合わせで作動し、３番目のモード
は左右の隣接したプロセッサ要素にデータを送る命令と
共に作動し、４番目のアイドル・モードでは、ＰＥは電
力節減のために刻詩されない。
すべての命令は１回のクロック・サイクルだけで完了す
るが、このクロック・サイクルの持続時間はサイクルの
タイプに応じて異なる。２種類のサイクル長があり、「
正常」と「拡張」である。
「拡張」サイクルの長さは「正常」サイクルの長さの約
１５倍である。「拡張」時間は待機状態シングル命令の
待ち部分、あるいは、ダブル命令中に実施される付加的
な動作のためのものである。アイドル命令はさらに電力
節減のためにのみ拡弓長される。
瑛行サイクルについて命令のモードをセットする制御ビ
ットは２つある。４つのモードが、表１８に、制御ビッ
トＣ２３、Ｃ２２の関数として不しである。
表　　１８ ＣＫ Ｃ２３Ｃ２２１命令タイプ　　　　１りＤツク期間００
１　シングル命令　　　　　　１正常０１１　待機状態
シングル命令　　１拡張１０１　ダブル命令　　　　　
　　１拡張１　１１　　アイドル命令　　　　　　１拡
張アツセンブリ中、デイフォルトはシングル命令モード
である。このアッセンブリ・シーケンスで適切なシング
ル命令対が現れると、各対は、アッセンブリ・ダイレク
チイブによって不能とされない限り、自動的に１つのダ
ブル命令と交換される。ダブル命令の使用で、全体的な
実行ｖＦ間を短縮できる。
シングル命令モード シングル命令モードは４つのモードのうちの最もｉ本釣
ナモ−１’　テア６　、　＜ＲＥＡＤ＞−＜ＲＥＧＩＳ
ＴＥＲ＞−＜ＡＬＵ＞−＜ＷＲＩＴＥ＞シーケンスはた
だ１回の正常りロック・サイクルで実施される。表１９
はシングル命令のためのオブコード構造を示している。
表　　１９ ここで、（ａａａａａａａ）はＲＦＩについての７ビツ
ト・アドレス・フィールド、（ｂｂｂｂｂｂｂ）はＲＦ
Ｏについての７ビツト・アドレス・フィールド、（ｎ　
ｎｎｎ　、、、　ｎｎｎ）はイブコードのレジスタ制御
ビットである。
機状能シングル命４モード 待機状態シングル命令モードはシングル命令モードの時
間拡張バージョンである。＜ＲＥＡＤ＞−＜ＷＡＩＴ＞
−＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ＞−＜＄マＲＩＴＥ
＞シーケンスは一回の拡張クロック・サイクルで実施さ
れる。追加したｒＷＡ　Ｉ　ＴＪ期間は、２つ以上のｓ
ｖｐ装置を縦続したときにチップ境界を移動する信号の
伝帳時間を許す。この命令モードは、ＳＶＰが縦続され
ていない場合には、不要である。
ＳＶＰアッセンブラ命令はこのモードをライン毎に使用
可能とすることができる。ア・ソセンブラはこの命令を
検討してそれが近隣通信を使用しているかどうかを判断
し、適切な待機状態命令を発する。アッセンブリ時間グ
イレクチイブは４つあり、ＷＡＩＴＬ、ＷＡＩＴＲ，Ｗ
ＡＩＴＢ、ＷＡＩＴＮである。
ＷＡＩＴＬ−モードニアラセンブリ・ラインの任意の命
令が左からＳＶＰに入った データに対する基準を含んでいる場 合の待ち、たとえば、Ａ；ＬＲＯ（ｎｌまたはＡ：ＸＲ
Ｏ（ｎｌ　、そうでなければ、モードニシングル。
ＷＡＩＴＲ−モードニアラセンブリ・ラインの任意の命
令が右からＳＶＰに入った データに対する基準を含んでいる場 合の待ち。たとえば、Ａ＝ＲＲＯ（ｎ）またはＡ＝ＸＲ
Ｏ（ｎｌ　、そうでなければ、モードニシングル。
明ｍ３の浄２（内容に変更なし） ＷＡＩＴＢ−モード−アンセンブリ・ラインの任意の命
令がいずれかの方向からＳｖ Ｐに入ったデータに対する基準を含 んでいる場合の待ち、たとえば、 Ａ＝ＲＲＯ（ｎ）または＾＝ＬＲＯ（ｎ）または＾＝Ｘ
ＲＯ（ｎ）、そうでなければ、モードニシングル。
ＷＡＩＴＮ−データ方向命令と無関係にシングル。
このダイレクチイブは先に発行され たＷＡＩＴｘダイレクチイブをオフ とするのに用いられる。
表２０は待機状態シングル命令についてのオブコード構
造を示している。
＠＄・き 明細書の浄：（内容に変支なし） ここで、（ａａａａａａａ）はＲＦＩについての７ビツ
ト・アドレス・フィールド、（ｂｂｂｂｂｂｂ）　はＲ
ＦＯに ついての７ビツト・アドレス・フィールド、（ｎ　ｎｎ
ｎ　、、、　ｎｎｎ）はイブコードのレジスタ制御ビッ
トである。
プルｔＡモード ＳｖＰアッセンプラおよびハードウェアは２つのシング
ル命令に相当する命令を自動的に発生し、実行すること
ができるが、実行のためには拡張サイクルを必要とする
。全体的なスルーブツト利点はこの能力から得られる。
この拡張サイクル中、＜ＲＥＡＤ＞−＜ＲＥＧＩＳＴＥ
Ｒ＞−＜ＡＬＵ＞−＜ＲＥＧＩＳＴＥＲ＞−＜ＡＬＵ＞
−＜ＷＲＩＴＥ＞シーケンスが実施される。第２のＡＬ
ＬＩ・レジスタ動作のためには、この拡弓長サイクルに
対する追加の時間が使用される。これが可能となるのは
、拡張サイクルが読み出し／書き込み動作中に各レジス
タ・ファイル毎に２ビツト・キャッシュから作動するか
らである。ＳＶＰアッセンブラは、可能なときにはいつ
でもシングル命令をダブル命令に変換することによって
これらキャッシュの最善の使用法を決定する。この動作
は２つのアッセンブラ・ダイレクチイブ、明ｍ書の１１
害（内容に変更なし） ＤＲＩ、ＥＲＩによってオン、オフされ得る。
ダブル命令は、２つの引き続く命令のパターンが表２１
８，２１ｂに示すようなものである場合に使用される。
レジスタ・ファイル・アドレスに、読み出されつつある
かあるいは書き込まれつつある場合に示したようになっ
ていることだけが必要がある。
ここで、 ｘｘｘｘχＸＸ＝注意不要 ａａａａａａＯ＝ＲＦＩ、　第　１　命令につ１−ての
７ビフト・７Ｆレスｂｂｂｂｂｂｏ＝ＲＦｏ、　第　１
　命令につ１１ての７ピフト・７Ｆレスａａａａａａｌ
＝ＲＦＩ、　第２命令にフを−ての７ピフト・アトシス
ｂｂｂｂｂｂ１．ＲＦＯ１第２　命令につ１ｔての７ビ
フト・７Ｆレスｎ　ｎｎｎ　、、、　ｎｎｎ・２２ビツ
ト制御オブコードこのアッセンブラはこれら４つのタイ
プの命令パターンをダブル命令に随意に組み込み、それ
らそれぞれのオプコードは表２２に示すようになる。
表　　２２ ここで、 ０００００００＝メモリが使用されない場合アフセンブ
ラはゼロを占める。
ａａａａａａｏ＝ＲＦ１、タプル　命令ｇついての７ビ
ツト　アドレスｂｂｂｂｂｂ（１＝ＲＦＯ、タプル　命
令についての７ビツト　アドレスｎ　　ｎｎｎ　　、、
、　　ｎｎｎ＝２２ビツト　制御Ｉオイブードアイドル
命４モード このアイドル命令モードは、主として、電力を節約する
ことを意図している。このモードは、ＰＥが現行データ
・パケットの処理を完了し、次のパケットのために待機
状態にあるときにはいつでも実行され得る。アイドル命
令が発せられたとき、独立して制御されるＤＩＲ，ＤＯ
Ｒを除いて、並列のプロセッサの全回路は刻時を停止す
る。
ＷＲは静的であり、したがって、維持される。
しかしながら、ＲＦは動的である。維持する必要のある
ビットは前述したように選択的にリフレッシュされなけ
ればならない。
アイドル命令中、オプコード・フィールドの残部は命令
レジスタにラッチされるが、引き続（論理ブロックによ
って無視される。ビットＣ２１〜ＣＯはこの時点でゼロ
であって、処理が再開したときに内部パイプラインが正
しく充填されるようにしなければならない。表２３がア
イドル命令についてのイブコード構造を示している。
表　　２３ ここで、 （ｘｘｘｘｘｘｘｌ　＝ＲＦ１についての７ヒツト　ア
ドレス　フィールド、注意不要（ｘｘｘｘｘｘｘｌ　＝
ＲＦＯについての７ビツト　アドレス・フィールド、注
意不要００００　、、、０００＝２２ビツト制御はアイ
ドル中ゼロ外部バス動作 ＳＶＰチップについての外部バス１３０の動作は単純で
ある。３８ビツト・マイクロコード命令（２４制御、１
４アドレス）を持つ装置と、適正なセットアツプ、ホー
ルド時間を持つストローブＰＣＫが存在することだけが
要件である。データ入力部１５４、データ出力部１６８
のレジスタはプロセッサ・アレイ１５４に対して非同期
であり、プロセッサ・アレイ１０５がＤＩＲまたはＤＯ
Ｒへあるいはそこからのデータの転送を行う前に成る種
の同期形態が必要である。
圧５　Ａス１道 外部プロセッサ・クロック（ＰＣＫ）の立ち上がり縁が
、内部バス１７１についてのタイミングを生成する一連
の内部クロックをトリガする。第２２図はシングル命令
モードについての、５ＶＰ１０２の内部バス１７１への
事象のシーケンスを示している。
ＳＶＰアッセンブラは、２つのシングル命令（アドレス
・フィールドを除いてこれらのシングル命令が同一であ
る場合）からダブル命令と呼ぶものを生成する。
アッセンブラによって生成されたダブル命令は対応する
ハードウェア・モードを必要とする。第２３図はダブル
命令サイクルについての事象のシーケンスを示している
。
ｓｖｐを縦続した場合（第２０．２１図）チップ間の遅
速伝帳経路は、近隣通信を使用しているときには、余分
な時間を必要とする。待機状態シングル・サイクルを持
たせることによって遅速サイクルに順応できる。このサ
イクルはシングル命令の動作を実施するが、第２４図に
示すようにダブル命令サイクルの時間を必要とする。
アイドル・サイクルでは、ＰＡ１０５を必要とするまで
ほとんどパワーダウンさせる。これは第２５図に示しで
ある。
粂ゴしに二ノと ＳｖＰはマイクロコード・レベルでプログラムされる。
これらのマイクロコード「サブ命令」が組み合ってＳＶ
Ｐアッセンブリ言言吾における１本の命令ラインの命令
部分を作る。この章は、これらの命令を構成する方法お
よびアッセンブラがコンフリクトについてチエツクする
方法を説明する。この輩における主要トビツクのいくつ
かを次に挙げる。
＊　命令ラインを形成するルール 一オペランド転送先／転送元名称 一サブ命令を組み合わせるルール 一オプコード・フィールド 本　命令コンフリクト・マスク 令ラインを形成するためのルール ＳＶＰアッセンブリ・ソースは他のアッセンブラのもの
と同様である。すなわち、各ラインが、１つの命令、１
つのアッセンブラ・ダイレクチイブ、コメントあるいは
マクロ・ダイレクチイブな含む。しかしながら、ｓＶＰ
アッセンブリ・ラインは、１つの命令を含む１本のライ
ンかい（っかのサブ命令を包含するという点で異なる。
これらのサブ命令が組み合わさってアッセンブリ時に単
一のオプコードを生成する。
「命令ライン」はオプションのラベル、１つ以上のサブ
命令プラスオプションのコメントフィールドからなる。
有効「命令Ｊは互いに衝突しないように１つり上のサブ
命令からなる。
「サブ命令」は３つの部分からなる。すなわち、転送先
オペランド、割り当てオペレータ（ＳＶＰアッセンブラ
は「＝」２号を認識する）および転送元オペランドを、
この順序で包含する。すなわち、 く転送先オペランド〉＝＜転送元オペランド〉オペラン
ド転送　／転速− 表２４はサブ命令およびそれらのオペランドの有効範囲
（１０進）についての正当なオペランド転送先／転送元
名称を示す。
ここで、 Ｋ、ＸはＷＲＭの状態に基づく条件付き命令を示す。
Ｋは条件付き転送元が隣接のＡＬＵであることを示す。
Ｘは条件付き転送元が隣接のプロセッサからのものであ
ることを示す。
サブ　　を　みムわせるルール 転送元（ソース）オペランドは１つの命令ラインで２回
以上指定され得る。
Ｂ＝Ａ、　Ｃ＝Ａ　　は正当である。
転送先オペランドは１つの命令ラインで指定され得る。
Ｂ＝Ａ、　Ｃ＝Ｂ　　は正当である。
Ｃ＝Ａ、　Ｃ＝Ｂ　　は不当である。
各レジスタ・ファイルは、アドレスが各サブ命令と同じ
である場合に、転送元として２回以上指定され得る。
Ａ＝ＲＯ（１３＋、Ｂ＝ＲＯｆ１３）は正当（同アドレ
ス）Ａ＝ＲＯ［１３］、Ｂ＝ＲＯｆｌｏｏｌ　は不当（
同ＲＦ、異アドレス）Ａ＝ＲＯｆ１３１、Ｂ＝Ｒ１（１
００１は正当（異ＲＦ）ＲＦＯ，ＲＦＩ、ＤＩＲ，ＤＯ
Ｒ＋７）１つだけがアッセンブリ・ラインで転送元オペ
ランドとして指定され得る。
Ｃ＝ＢＷ、ＲＯｆ１０１＝Ｓνは正当（単メモリ書き込
み）ＲＯｆ１３１＝Ａ、　Ｒ１ｆ１３１・Ｂは不当（２
つのメモリ・ブランクへの同時書き込み） ＲＯｌＲｌ、ＩＮＰまたは０ｔＪＴは転送元オペランド
、転送先オペランドとして指定され、転送先アドレスは
同じでなければならない。
Ｂ、ＲＯ（２２）、　ＲＯｆ２２１・ＳＭは正当（読み
出し／修飾／書き込み） Ｃ＝ＲＯｆ２２１．Ｒ１（１２３］・Ｃは正当（異ＲＦ
）Ｃ，ＲＯｆ２２１．　ＲＯＦ１２３＋　＝Ｃは不当　
（同ＲＦ、異アドレス）Ｂ＝Ｒ１ｆ２５１．１ＮＰ　ｆ
ｌｏ）　＝ＳＭは正当（異ＲＦ）Ｂ＝ＲＯｆ２５１．　
ＩＮＦ　ｆｌｏｌ　＝ＳＭは不当（ＲＯ＆ＩＮＦｌ一般
に、レジスタ・ファイルＲＯ，Ｒ１のための上述のうち
の任意のルールがＩＮＦ（ＤＩＲ）ＯＵＴ　（ＤＯＲ）
に同様に通用できるが、ただし、ｒｎＪ、「ｐ」のアド
レス範囲が０〜１２７、ｒ　ｍ　ＪがＯ〜３９、ｒｑＪ
がＯ〜２３である場合を除く。
すなわち、命令：　Ｂ＝ＲＯ（１０１、ＲＯｆＩＯ＋・
Ｓｋｌが正当であるから、同じＲＦにおいて、Ｂ＝ＩＮ
ＦｆｌＯ）、　ＩＮＦ（ｌＯ）・ＳＭも正当である。
第２６図はプロセッサ要素１５０の別の実施例を示して
いる。第２６図のプロセッサ要素１５１は１つ毎に４つ
のセンスアンプを有する。
２つはＤＩＲ／ＲＦＯ書き込み、読み出し作業用であり
、２つはＤＯＲ／ＲＦＩ書き込み、読み出し作業用であ
る。第２６図の実施例の場合、レジスタ・ファイルＯ、
レジスタ・ファイル１は、それぞれ、各メモリ・サイク
ルで２つのデータ・ビット（全体で１サイクルあたり４
つのビット）を読み出す。しかしながら、４つのデータ
・ビットのうちの２つだけが単一サイクル作動モードで
使用される。これら読み出し動作を無駄にしないように
、４つのビットは、２つの２ビツトキヤツシユ・メモリ
・バンクを形成するように処理しても良い。このフォー
マットでは、検出されても使用されなかったデータが使
用され、サイクル時間が短縮され得る。
データ、データ（バー）反転アドレスの読み出しを補正
すべく、信号１６５８．１６６ｏがそれぞれの読み出し
／書き込み制御回路に与えられる。あるいは、入力デー
タ・ラインが他のすべての反転された信号を持っていて
も良い。この実施例では、他のすべてのデータ出力ライ
ンも反転されることになる。
第２７ａ図は、プロセッサ要素の各レジスタ・ファイル
からデータを読み出し、そのデータをレジスタ・ファイ
ル・メモリ・バンクの１つに書き込む一回のサイクル動
作を示している。第２７ｂ図は、ダブル命令サイクルが
引き続くアドレスを持つｌサイクルでどのようにして読
み出しを２回行うかを示している。しかしながら、２つ
の完全サイクル時間を完了することなく、はぼ１．５サ
イクル時間で済む。
これは第２８図に示してあり、以下に一例を示ｔ、、＝
、＝で、４ビット数Ｘ、ＬＸ、Ｘ、とＹｌ、Ｙ１２Ｙ１
．Ｙｌ。
の加算を考える。合計はＸを置き換えた５ビツト数、Ｘ
４Ｘ、ＬＸ、Ｘ、となる、Ｘ４は先の桁上げと２Ｍ５Ｂ
　（Ｘ、、Ｙｌ、）の合計から得られる。これは負数を
カバーするのに必要である。最初は、桁上げはない、こ
の加算についての命令セットは表２５に示しである。
明＃１ｉｌＦの浄Ｉ！Ｆ（内容に変更なし）ピッ）Ｘ＠
、Ｘ、・の加算を実行するために第１の命令を実行する
際、センスアンプはアドレス指定された記憶場所ＲＦＯ
（０）　、ＲＦＩ　　（０）に格納されていたデータを
読み出す、これらアドレス位置はＤＲＡＭ桁の偶数ビッ
トライン位置で示され得る。引き続く命令セントが、そ
れぞれ、アドレス位置ＲＦＯ（１）　、ＲＦＩ　　（１
１）　　（７レイ内の次のピントライン）がらビットＸ
ｌ、Ｙｌｌを読み出す、これらは各センスアンプについ
ての偶数のピントラインに続く奇数のビットラインで示
すことができる。これは加算が完了するまで繰り返され
る。
ここで再び表２５の命令セントを参照して、ここでわか
るように、命令ライン２．３．４は、記憶されたデータ
のアドレス指定位置が異なってぃることを除いて同じで
ある。もし、先に述べたように、成る偶数のビットライ
ンで読み出しシーケンスが始まったならば、データは引
き続く偶数−奇数、偶数−奇数のブロックから同時に読
み出される。したがって、偶数データ読み出しに続く命
令が同じで成るならば、先に読み出されたデータを使用
することができる。そうでなければ、これは廃棄される
ことになる。上記の例に適用されたように、命令１．２
はダブル命令（Ｄ　Ｉ　）に変換できない。ダブル命令
についてのアドレス・ルールのうちの１つは満たされる
（両アドレス指定レジスタが偶数位置から、次いで、奇
数のアドレス指定位置から読み出しを行う）が、これら
の命令は同じではない。ここで、命令１、たと哀ば、桁
上げ（ＣＹ）は０であるが、命令２、たとえば、ＣＹは
ｒＣＪレジスタを経て順方向へ伝帳した桁上げに等しい
ことに注目されたい。命令３．４を検査すれば、これら
の命令がダブル命令を形成するように組み合わせ得るこ
とが迅速にわかる。ここで、偶数アドレス読み出しの後
に奇数アドレス読み出しが行われ、両命令が同一（アド
レス指定位置を除いて）であるということに注目された
い。最終ビットを計算する命令番号５は孤立しており、
それと組み合わせるべき命令がないので、そのままでは
組み合わせることはできない。表２５は、命令の組み合
わせによる、上記の単純な例におけるサイクル時間の短
縮を示している。上記例では、サイクル時間は５〜４５
サイクル分短縮される。
ダブル命令概念によれば、レジスタ・セット毎に３つ以
上のセンスアンプを使用できる。たとえば、３つまたは
４つのセンスアンプ〔それぞれ、ｌプロセッサ要素あた
り全体で６つ、８つのセンスアンプ）を使用した場合、
３倍、４倍の圧縮を行ってさらにサイクル時間を短縮で
きる。
イブコード・フィールド イブコードの制御部分は８つの８進数からなる。これら
の数字の各々は第５図の回路ブロックの１つに対応し、
イブコード・フォーマットを持つ小さいファミリアリテ
ィによって、ユーザが直明細言の浄！内容に変更なし） 接オプコードを読み出すことができる０表２６は、どの
ビットがどのブロックに対応するかを示している。ｒｃ
ＩｃＪは条件付き命令制御である。
；：ω　：Ｎ 双 明ｍ書の浄書（内容に変更た口 ここで、 ＣＩＧ・条件付き命令制御 賀ＲＭ・作業用レジスタｒＭＪ ＷＲＡ・作業用レジスタｒＡＪ ＷＲＢ＝作業用レジスしｒＢＪ ＥＲＣ・作業用レジスタｒｃＪ ＮＮＣ・近隣制御 ＲＦＩ＝レジスタ・ファイル１、　データ出力レジスタ
制Ｊ’ＢＩＲＦＯ・レジスタ・ファイル０、　データ入
力レジスタ制御第２９図において、ここに示すコントロ
ーラ１２８は５ＶＰ１０２と、ソフトウェア・プログラ
ム開発・テレビジョン動作エミュレーション・システム
９００とに接続している。開発システム９００は、ホス
トコンピュータ・システム９１２と、ホストコンピュー
タ・インターフェース・ロジック９１４と、パターン生
成器９１６と、データ・セレクタ９１８とを包含する。
ホストコンピュータ・システム９１２は開発システム９
００において種々の形態を採り得る。このような形態と
しては、パーソナル・コンピュータ、遠隔制御ユニット
、テキスト・エディタその他の制御アルゴリズムを開発
する手段がある。ホストコンピュータ・インターフェー
ス・ロジック９１４はテレビジョン受像器の主マイクロ
コントローラをエミュレートする回路を包含する。開発
システム９００では、ホストコンピュータ・インターフ
ェース・ロジック９１４はパターン生成器９１６と協働
してホストコンピュータ・システム９１２と局所通信バ
ス９３０の共有領域を作る。
パターン生成器９１６は代数精度のためプログラム・ア
ルゴリズムをテストするタイミングその他のパターンを
生成する。パターン生成器９１６はＳＶＰアルゴリズム
、ハードウェア・デバッギングのためのリアルタイム・
テスト・ビデオ・データも発生する。データ・パターン
・プログラマ（または、セレクタ）９１８は４０本の入
力ライン９２０の中から、あるいは、データ・パターン
生成器９１６によって生成されたデータ・パターンから
ＳＶＰへ入力するためのデータを選択するのに用いる。
図示したように、データ・セレクタ９１８は、直列で、
４０本のデータ入力ライン９２０と４０本のｓｖｐ入力
ビン１１８の間に挿入されている。開発システム９００
において、捕獲（または、フィールド）メモリ１２１が
設けてあって、２４本の出力ライン１７０のうちの８本
からの処理済みのデータを捕獲する。２４本の出力ライ
ンのうちの望みの８本は、３−−−−１８進マルチプレ
クサ１７１によって選定される。
こうして、処理済みのビデオ・データのフィールドが捕
獲され〔または、格納され）、ＳＶＰ動作のリアルタイ
ム分析のためにホスト・インターフェース９１４または
ホストコンピュータ・システム９１２あるいはこれら両
方に戻される。
ホストコンピュータ・インターフェース・ロジック９１
４とホストコンピュータ９１２の間のハードウェア・イ
ンターフェース９３２は普通の並列インターフェース接
続によって開発システム９００で達成される。別の実施
例では、インターフェース速度が主要要件でないときに
は、普通のＥＩＡ　　Ｒ５−２３２Ｃケーブルをしよう
することもできる。　ＰＨＩＬＩＰＳ　ＥＬＥＣＴＲＯ
ＮＩＣ５Ｃ０ＲＰＯＲＡＴＩＯＮの製造するＩＩＣバス
を、ホストコンピュータ、・インターフェース・ロジッ
ク９１４とコントローラ１２８の間のインターフェース
・ラーｒン９３０として用いても良い。
ビデオ信号処理用途では、コントローラ１２８はＳＶＰ
プロセッサ装置１０２のための制御信号を発生する。こ
れらの制御信号は第１図のライン１１０上の入力テレビ
ジョン信号の垂直同期成分および水平同期成分と同期さ
せられる。
第３０図はテレビジョン・マイクロコントローラ１７０
０を示している。このマイクロコントローラ１７００は
初期化（システム・パワーアップ）の際に内部テレビジ
ョン回路をプリセットする。マイクロコントローラ１７
００は、外部信号（たとえば、パーソナル・コンピュー
タ・キーバッド１７０２、遠隔制御ユニット１７０４ま
たはビデオ信号デコーダ１７１２からの信号）を受は取
り、それを復号し、他のテレビジョン・システム構成要
素に制御信号を伝送する。このようなシステム構成要素
としては、コントローラ１２８、ｓｖｐプロセッサ装置
１０２、オーデＩ才処理回路、ＬＩＨＦ・ＶＨＦチュー
ナなどがある。たとえば、これら外部制御信号としては
、コントラスト、輝度、色調がある。ビデオ信号デコー
ダ１７１２はサブタイトル、第２言話信号のような信号
を受は取り、復号する。
ここで再び第３０図を全類して、コントローラ１２８は
、マスク・コントローラ９０２、垂直タイミング生成器
９０４、水平タイミング生成器９０６、定数生成器９０
８および命令生成器９１０を包含する。作動にあたって
、コントローラ１２８はＳｖＰプロセッサ装置１０２に
、ライン９４６を経て演算定数を、ライン９４８を経て
制御命令を、ライン９５０を経てタイミング信号を与え
る。水平タイミング生成器９０６からの外部制御ライン
９３８、垂直タイミング生成器９０４からの外部制御ラ
イン９５２およびマスタ・コントローラ９０２からの外
部制御ライン９３４は他の開発システム構成要素にタイ
ミング、制御信号を与える。第２０．２１図に関連して
先に説明したように、いくつかのＳＶＰプロセッサ装置
を相互に縦続することができる。このような構成要素と
しては、特別目的マルチプレクサと外部フィールド・メ
モリがある。
第３１図は開発システム９ｏ○がら分離したコントロー
ラ・アーキテクチャ１２８を示している。第３１図のコ
ントローラ１２８は別個の集積回路であっても良い。こ
の実施例では、外部制御ライン９３４．９３８．９５２
は設けてない。マスク・コントローラ９０２　（ＭＣ）
はホストコンピュータ・インターフェース・ロジック９
１４またはＴＶシステム・マイクロコントローラ１７０
０によって翻訳されたようなユーザからの外部指令を判
断し、一連の制御こおどを発生し、これらの制御コード
を、垂直タイミング生成器９０４、水平タイミング生成
器９０６、命令生成器９１０、特殊マルチプレクサ（図
示せず）および−度にすべてのフィールドまたはフレー
ムを切り換えるのを必要とする他の所望の外部ロジック
へ送る。マスク・コントローラ９０２はユーザがソフト
ウェアをダウンロードできるようにする外部プログラマ
ブル・メモリを含み得る。しかしながら、好ましくは、
マスク・コントローラ・ロジックおよびプログラムはフ
ァームウェアでチップ上に設けられる。
マスク・コントローラ９０２がらのデータ出力はライン
９３２，９３６を通して垂直タイミング生成器９０４、
水平タイミング生成器９０６のそれぞれに与えられる。
垂直タイミング生成器９０４はライン９４４．９４０．
９４２を経て制御信号を、水平タイミング生成器９０６
、定数生成器９０８および命令生成器９１０のそれぞれ
に送る。水平タイミング生成器９０６からのタイミング
信号出力はライン９５０を経てプロセッサ１０２に与え
られる。同様に、定数生成器９０８は演算定数を発生し
、命令生成器９１０は制御命令をライン９４６．９４８
を通してプロセッサ１０２に与える。
簡単に言えば、全体の作業において、マスク・コントロ
ーラ９０２はフィールドまたはフレーム速度でビデオ信
号処理を制御し、垂直タイミング生成器９０４はライン
速度で垂直方向演算を制御する。水平タイミング生成器
９０６はピクセル速度で水平方向演算を制御する。制御
指令は、単純な２ワイヤ式向期逐次パス９３０を通して
ＴＶシステム・コントローラ１７ｏ２からマスク・コン
トローラ９０２へ送られる０作動モード（画像中画像、
多重スクリーン画像、静止画像など）と補助レジスタ１
１９６（第５２図）の内容を後に詳しく説明する。しか
しながら、簡単に言えば、指令バス９３０を経て「シャ
ープネス」のようなＳＶＰプロセッサ装雪システム変数
を送る。マスク・コントローラ９０２は条件付きジャン
プやベクトル化ジャンプを含む種々の命令を持つファー
ムウェア・プログラマブル状態マシンである。
第３１図において、マスク・コントローラ９０２がさら
に詳細に示しである。第３２図のマスク・コントローラ
の実施例は、逐次データ入力部９５４と逐次クロック入
力部９５６を有する非同期・同期変換ロジック部９５８
を包含する。マイクロコントローラ１７００からマスタ
・コン、トローラ９０２へのデータ転送は、逐次データ
入力部９３０を介して逐次通信法によって行われる。
好ましい実施例では、逐次データのフォーマットは最上
位ビットを初めに持つ１０ビツト・ワードである。
先に述べたように、マイクロコントローラ１７００から
の逐次クロック・逐次データ出力はデータ・ライン９３
０ａ、９３０ｂを経てマスク・コントローラ９０２に与
えられる。非同期・同期変換ロジック９５８はライン９
３０を通して逐次信号入力を受け、それらを逐次フォー
マットから並列フォーマットに変換する。非同期・同期
変換ロジック９５８はこの仕事を行うためのレジスタを
包含する。ひとたび並列フォーマットに置かれると、デ
ータはこれらのレジスタ内に保持され、所望の時点でデ
ータ・ライン９６０または１１９８に与えられる。ロジ
ック９５８からの１０個のデータ・ビットのうち８つの
ビットは並列で８ビツト・レジスタ９６２にロードされ
る。
上部４つのビットはデータ・ライン９６４を経てマルチ
プレクサ９６８に転送され、下５４つのビットは同様に
データ・ライン９６６を経て転送される。マルチプレク
サ９６８はライン９７０．９７２を通して外部フラグ入
力も受は取る。非同期・同期変換ロジック９５８はライ
ン９５７に１ピツト・フラグ出力を与える。
作動にあたって、ライン９６４からの４つのビットはコ
ントローラ１２８［画像白画像（ＰＩＰ）］などのため
の制御命令または作動モードを示す。ＰＩＦモードが示
された場合には、データ・ライン９６６を通して転送さ
れてきた４つのビットはテレビジョン・スクリーン上の
サブ画像を置くべき部位を示す。４本のラインの場合、
１６個の可能性のある位置のうちの１つが示され得る。
外部フラグ９７０．９７２は、２つ以上のＳＶＰが縦続
されているときに同期動作の同期を可能とするが、ある
いは、１つのｓＶＰと付加的な外部ハードウェア・コン
トローラ（ソフトウェア・プログラムのどの命令でコン
トローラ１２８が新しい信号の実行を開始すべきかを示
すのに加えて存在している場合）との間の同期を可能と
する。
マルチプレクサ出力９７４はマスク・イネーブル・ロジ
ック９７６に与えられる。ロジック９７６はレジスタ９
６２からのデータ・ビットにテストを行う。ライン９８
２上のマスク・イネーブル・ロジック出力はマスク・コ
ントローラ・アドレス・カウンタ９８４がシーケンスで
アドレス指定を続けるか、あるいは、ジャンプを行うか
を制御する。マルチプレクサ９６８の出力はマルチプレ
クサ９８０への入力としてライン９７８を経て与えられ
る。マルチプレクサ９８０はマスク・コントローラ・ア
ドレス・プログラム・カウンタ９８４へ入力を与える９
本のデータ出力ライン９８６を有する。マスク・コント
ローラ・アドレス・カウンタ９８４からライン９８８へ
与えられたアドレスはマスク・コントローラ・プログラ
ム・メモリ９９０の記憶場所をアドレス指定する。
アドレス信号も、サブルーチン呼び出し動作のたメニラ
イン９９２を経てリターン・レジスタ９９４へ与えられ
る。レジスタ９９４の出力はライン９９６を経て別の入
力としてマルチプレクサ９８０へ与えられる。
マスク・コントローラ・プログラム・メモリ９９０は１
４本の出力ライン９９８を有する。マイクロコード出力
は垂直タイミング生成器９０４および水平タイミング生
成器９０６のためのアドレスおよび演算モード命令を含
む。これらの信号はライン９３６．９３２を経てＨＴＧ
およびＶＴＧへ送られる。ライン９９８上のマイクロコ
ード出力ビットのうちのいくつかは命令デコーダ１００
２へ送られ、そこで復号される。この命令デコーダはラ
イン１００４を経てマルチプレクサ９８０およびマスク
・コントローラ・プログラム・アドレス・カウンタ９８
４へ演算制御信号を与える。加えて、ライン９８８から
のマイクロコード出力ビットは、ライン１００８を経て
、マルチプレクサ９８０へ別の入力として、そして、マ
ルチプレクサ９６８のための制御として与えられる。
マスク・コントローラ９０２は補助レジスタ制御ロジッ
ク１０１２も含む。非同期・同期変換ロジック９５８か
らの９本の信号ライン１１９８は補助レジスタ制御ロジ
ックｌ○１２へ入力部として接続しである。補助レジス
タの動作は第４０図を参照しながら後に説明する。
次に第３３図を参照して、ここには、第３１区の垂直タ
イミング生成器９０４がより詳しく不しである。垂直タ
イミング生成器（ＶＴＧ）９０４は、出力部９４４．９
４０．９４２に、水平タイミング生成器９０６、定数生
成器９０８および命令生成器９１０のための制御コード
を発生する。開発システム９００において、定数生成器
９０８も外部制御ライン９５２を経て一本の水平ライン
の成る解像度を必要とする回路へタイミングを与える。
垂直タイミング生成器９０４は垂直方向シーケンス・カ
ウンタ（ＶＳＣ）１０２０を包含する。この垂直方向シ
ーケンス・カウンタ１０２０はアップ・カウンタである
。カウンタ１０２０はライン９３２を経てマスタ・コン
上ローラ９０２から制御モード信号を受は取る。
モード信号は、とりわけ、画像中画像動作が望まれてい
るかどうかを示す、モード信号は、本質的には、垂直方
向シーケンス・カウンタ１０２０のための出発アドレス
である。ＶＳＣ１０２０は垂直方向シーケンス・メモリ
１０２４のためのアドレスを与える。垂直方向シーケン
ス・メモリ１０２４は水平タイミング生成器９０６、命
令生成器９１０および定数生成器９０８の初期化および
同期動作のだ、めのタイミングその他の信号を記憶する
。垂直方向シーケンス・メモリ１０２４に記憶された情
報シーケンスは成る代表的な動作中繰り返される。メモ
リ１０２４は、情報シーケンスを記憶するのに加えて、
記憶されたシーケンスが繰り返された回数を記憶する。
シーケンス・メモリ１０２４はランダムアクセス・メモ
リ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）あるいは
他の形態のプログラマブル・ロジック・アレイ（ＰＬＡ
）を包含し得る。
繰り返し回数はライン１０２７を経てリピート・カウン
タ１０２８に与えられる。リピート・カウンタ１０２８
はダウン・カウンタであり、繰り返しシーケンス回数か
らカウントダウンを行う。
カウンタ１０２８がリピート・ビットの終わりを検知す
ると、制御信号がライン１０３２を経てカウンタ制御ロ
ジック１０３４に送られる。カウンタ制御ロジック１０
３４はライン１０３６を通して信号を信号垂直方向シー
ケンス・カウンタ１０２０に送り、次のアドレス位！へ
進める。別の信号がライン１０４０を経て増分垂直方向
ループ・カウンタ１０３０に送られる。カウンタ制御ロ
ジック１０３４の初期化は入力テレビジョン信号のうち
の垂直方向、水平方向同期信号によって制御される。こ
れらの同期信号はライン１０３８を経て与えられる。
ここで再び垂直方向シーケンス・メモリ１０２４を参照
して、ライン１０２６上の信号の制御成分は垂直方向ル
ープ・カウンタ１０３０に与えられて所望の位置でルー
プ・カウンタを始動する。ライン１０４２に与えられた
垂直方向ループ・カウンタ出力は垂直方向ループ・メモ
リ１０４４の記憶場所をアドレス指定する。メモリ１０
４４もＲＡＭ、ＲＯＭ、ＰＬＡのいずれかであり得る。
メモリ１０４４はＨＴＧ、ＶＴＧおよび命令生成器（Ｉ
Ｇ）のためのループ・パターン（プログラム）、始動ア
ドレスおよびラベルな記憶する。垂直ループ・メモリ１
０４４からの制御データ・ビットはリピート・カウンタ
１０２８に与えられてルーピング・シーケンスが完了し
、増分すべきであることを示す、ビットはレジスタ・ロ
ード・シーケンサ１０５４にも与えられる。レジスタ・
ロード・シーケンサ１０５４はラッチ１０４８．１０５
０または１０５４を制御する復号クロックを含む。レジ
スタ・ロード・シーケンサ１０５４は垂直ループ・カウ
ンタ１０４４を増分させるための増分信号も発生する。
データは、水平方向ライン時間毎にラッチ１０４８．１
０５ｏ、１０５２から刻時される。
作動にあたって、垂直方向ループ・カウンタ１０３０は
出力信号１０４２を垂直方向ループ、・メモリ１ｏ４４
に与え、このメモリは水平タイミング生成器モード・ラ
ッチ１０４８、定数生成器モード・ラッチ１０５０、命
令生成器モード・ラッチ１ｏ５２、レジスタ・ロード・
シーケンサ１０５４およびリピート・カウンタ１０２８
によってラッチされるモード制御信号をファンアウトす
る。レジスタ・ロード・シーケンサ１０５４は出力を垂
直方向ループ・カウンタ１０３０およびラッチ１０４８
．１０５０．１０５２に与える。モード・ラッチの各々
は、トリガされたときに出力ライン９４４．９４０．９
４２を通して、水平タイミング生成器、定数生成器およ
び命令生成器に信号を与える。
垂直タイミング生成器９０４機能としては、水平タイミ
ングを異なったモードへ変更すること、演算命令を変更
してテレビジョン信号をズームであるいは異なったフィ
ルタ・アルゴリズムで処理すること、外部マルチプレク
サを変更することもある。このリストはほんの例示であ
り、種々の機能の排除を意味するものではない。
次に第３４図を参照して、ここには、第３１図の水平タ
イミング生成器９０６をより詳しく示しである。垂直タ
イミング生成器９０４からの７本の出力ラインのうちの
２本は水平方向シーケンス・カウンタ（Ｈ３Ｃ）１０６
２に与えられている。７本のうち残りの２本はマルチプ
レクサ１０７４への入力として与えられている。マルチ
プレクサ１０７４への他の２本の入力ライン９３６は第
３１図のますた・コントローラ９０２からのモード制御
信号である。第３０図のテレビジョン・システム・コン
トローラ１７０２からの制御信号は入力の選択を制御す
る。成る種のテレビジョン動作モード、たとえば、１６
サブ画像画像内画像において、垂直タイミング生成器の
いくつかのパターンは、たとえ水平タイミング生成器の
パターンが変化したとしても、変化することはない、こ
の場合、マルチプレクサ１０７４はＶＴＧ制御ビットの
うちの２つを垂直タイミング生成器を避けてて直接水平
タイミング生成器にバイパスするのに用いられる。した
がって、７つのＨＴＧ制御ビットは、すべて、ＶＴＧか
ら来るか、あるいは、５つがＶＴＧがら来るか、残りの
２つがマスク・コントローラがらのものとなる可能性が
ある。マルチプレクサ１０７４の出力はラッチ１０７８
によってラッチ操作を受ける。ラッチ１０７８はテレビ
ジョン・システムのマスク・クロックによって刻時され
る。
ライン９４４上のＶＴＧモード信号入力は水平方向シー
ケンス・カウンタ１０６２の８発位１である。カウンタ
１０６２のカウンタ出発位置出力はラッチ１０７８から
の２つのビットと組み合わされて水平方向シーケンス・
メモリ１０６６の記憶場所をアドレス指定する。７ビツ
トＶＴＧモード入力によれば、１２８個までの異なった
パターンが識別され得る。各パターンは２３ピット輻−
バスライン１ｌｌｊ９５０である。水平方向シーケンス
・メモリ１０６６は、テレビジョン・スクリーン上に所
望のループＣあるいは、パターン）が生じたときにそれ
を示す情報を配憶する。たとえば、１６個の可能性のあ
るサブ画像位１があるとすれば、タイミング開始は、サ
ブ画像が１かれる位置に応じて異なることになる。リピ
ート・カウント値はライン１０８４を経てリピート・カ
ウンタ１０ＢＢへ与えられる。カウンタ１ｏ８８はルー
プが繰り返される回数を計数するアップ・カウン夕であ
る。所望回数の繰り返しがあったならば、カウンタ制御
ロジック１０９２が水平方向シーケンス、カウンタ１０
６２にシーケンスの合図を行う。カウンタ制御ロジック
１０９２はライン１０９４を通して与えられたテレビジ
ョン信号のうちの水平方向信号によって初期化される。
第３１図のホスト・インターフェース９１４はすべての
機能ブロックおよび読み出し、書き込み回路へブレーク
ポイント・リクエスト（Ｂ　Ｐ　ＲＥＱ）または割り込
みフラグを与えることができる。ブレークポイント信号
を使用することによって、プログラマは、たとえば、ア
ルゴリズム、タイミングなどを検査する任意の水平方向
ラインで、プログラム笑行を停止させ得る。
ＨＳＭ１０６６からのメモリ出力の成分は水平方向ルー
プ・カウンタ１０８６のための出発位置を与える。制御
信号がライン１１００を経てＨ３Ｍ１０８６の動作を制
御するように与えられる。水平方向ループ・カウンタ１
０８６は水平方向ループ・メモリ１１０４にアドレスを
与える。
ループ・メモリ１１０４は繰り返されるノ＼ターンが何
に類似して見えるかを示すデータを保持する。メモリ１
１０４からの２４個の出力ビットのうちの１つがライン
１１０８を通して与えられて、ループの終わりがきたこ
とを示す、残りの２３個のビットはＳＶＰプロセッサ１
０２への入力としてラッチ１１１０内にラッチされる。
作動にあたって、水平タイミング生成器（ＨＴＧ）９０
６はビクセル・クロック率でのタイミング・エツジを必
要とする８７２回路、フィールド・メモリ装置、ＤＩＲ
％ＤＯＲ，外部マルチプレクサ、Ｄ／Ａ変換器などのた
めのタイミング信号を発生する。これは１つのサンプル
・クロックの分解能まで下げたタイミング・エツジを発
生することができる。水平タイミング生成器は、また、
水平方向においてタイミングが何に見えるかを示す、特
殊効果を望むならば、水平方向タイミングは画像白画像
、多重画像、ズームなどのどれを望んでいるかに従って
変化することになる。このモードでは、水平方向タイミ
ングはデータの取り扱いを許す成る特定の水平ラインで
変更され得る。
第３５図は第３１図の定数変成器９０８のブロック図で
ある。５つの垂直タイミング生成器モード・ビットが定
数シーケンス・カウンタ１１６に与えられる。５つのビ
ットは３２の異なった定数ストリングまでを識別できる
。各定数ストリングは１５−ビットまで一出力バス幅９
４６を持ち得る。ライン１１１８上のＣＳＣ出力はルー
プ・アドレス指定アよび定数シーケンス・メモリ１１２
０内に配憶された対応する繰り返し価をアドレス指定す
る。定数シーケンス・メモリ・アドレスは定数ループ・
カウンタ１１２６のための出発位置を選定する。カウン
タ１１２６は指示位置で出発し、ループ・ビットの終わ
りに達するまで増分する。０〜３１の範囲の繰り返し値
はリピート・カウンタ１１２ｇ（ダウン・カウンタ）に
与えられる。リピート・カウンタがゼロまで減分すると
、ライン１１３０上の信号がカウンタ制御ロジック１１
３２に合図を送り、定数シーケンス・カウンタ１１１６
を増分させる。カウンタ制御ロジックはループ信号の終
わりまでループ・カウンタ１１２６の増分も行う、定数
ループ・カウンタ１１２６は定数ループ・メモリ１１４
２に対する出発記憶場所を示す。定数ループ・メモリ１
１４２からの１６個の出力ビットはループ信号の終わり
を告げ、リピート・カウンタ１１２８を減分させる。
ループ・メモリ１１４２は個々のプロセッサ要素のため
の唯一の演算定数をＬＦ憶する。このデータはエミュレ
ートされたフィルタの値を含む。
ＣＯ２Ｏ３はＨＴＧと同期して作動し、発生したデータ
をデータ入力レジスタへ刻時する０次いで、ＩＧの常駐
プログラムがこれらの定数をプロセッサ・レジスタ・フ
ァイルに転送する。定数生成器は１つのサンプル・クロ
ック期間の分解能を持つデータ・ストリームを発生する
ことができる。
１Ｊ３６図は第３１図の命令生成器９１０をより詳しく
示している。５命令生成器９１０はジャンプ・フラグ調
停制御ロジック１２４４を包含し、これは水平同期信号
１２１８、垂直タイミング生成器９０４からのモード制
御信号１２２０およびフラグ信号１２２２を受は取る。
ジャンプ・フラグ調停ロジック１２２４は７個のベクト
ル化ジャンプ・アドレス・ビットのうちの５個を命令プ
ログラム・レジスタ・マルチプレクサ（ＩＰＲＸ）１２
３０の入力部１２２６に与える。ライン１２２６上の５
個のビットは７個前部の最下位のビットである。
ジャンプ・フラグ調停ロジック１２２４は、また、命令
デコーダ１２３４ヘジヤンプ信号１２２８も与える。命
令デコーダ１２３４は多重出力信号を与える。ライン１
２３６は出力信号のうちの１つをジャンプ・フラグ調停
ロジック１２２４の入力に搬送する。ライン１２３８は
４ビット復号マルチプレクサ出力制御信号１２３８をＩ
ＰＲＸ１２３０へｔＡ２送する。ライン１２４０は制御
信号を増分制御ロジック１２４２、大域回転アドレス生
成器（ＲＦＩ）１２４４および大域回転アドレス生成器
（ＲＦＯ）１２４６に搬送する。ライン１２４０に与え
られた４ビット制御信号は大域回転アドレス生成器１２
４４．１２４６に、それぞれのレジスタ・ファイルにつ
いてのデータをロードあるいはシフトするように命令す
る。増分制御ロジック１２４２に与えられた信号は、ア
ドレス・カウンタ１２９０．１２９２を、シングル命令
動作が実施されている場合には＋１増分にセットし、ダ
ブル命令動作が実施されている場合には＋２増分にセッ
トする。
ＩＰＲＸ１２３０は１１ビツト命令アドレスをライン１
２４８を通して命令プログラム・レジスタ１２５ｏへ与
える。命令ポイント・レジスタ１２５０からの出力信号
１２５２は命令プログラム・メモリ１２５８のためのア
ドレスとなる。アドレス１２５２はＩＰＲＸ１２３０の
ホールド入力部１２５４にも与えられる。ホールド入力
部は、所望に応じて、読み出しのための出力メモリ・ア
ドレスを保持する。アドレス１２５２は＋１増分制御ロ
ジック１２５６へも与えられる。
増分ロジック１２５６はリターン・レジスタ１２６４を
増分させるか、あるいは、Ｉ　ＰＲＸ　１２３０に次の
アドレスに進むように命令する。リターン・アドレスは
呼び出し入力信号によってラッチされる。
命令プログラム・メモリ（ＩＰＭ）１２５８はマイクロ
コードでＳｖＰシステム・アレイ命令セットを記憶する
。アレイ命令セットはここでは早期に与えられる。４４
個のビットの完全記述がそこに与えられる。命令プログ
ラム・メモリ１２５８からの４４個の命令ビットは、ア
レイ命令セットで述べたように、種々の位置へ分岐され
る。たとえば、ビット番号４３はブレークポイント　フ
ラグである。このビットはライン１２７０を経てブレー
クポイント・コントローラ１２７４へ与えられる。他の
制御ビットはＩＰＲＸ１２３０のベクトル、ジャンプ、
呼び出し入力部に与えられ、そして、命令デコーダ１２
３４の入力部工２３８へ与えられる。フラグを選定する
ためのマスク価ビットはライン１２２３を経てジャンプ
・フラグ調停ロジック１２２４へ与えられる。ブレーク
ポイント・ビット読み出し中にブレークポイント・コン
トローラ１２７４が使用可能とされているならば、ブレ
ーク信号がライン１２８０．１２８４へ与えられて動作
を停止させ、テストを行う。ブレークポイント・コント
ローラ１２７４は、また、ブレークポイント・ライン（
ＢＰｌｉｎｅ）入力信号１２７６とリセット信号入力１
２７８も受は取る。命令ビット０〜２３は命令プログラ
ム・メモリ　（ＩＰＭ）１２５８から制御コード・ラッ
チ１２８８へ分岐される。ビット２５〜３１はＲＦＯア
ドレス・カウンタ１２９０へ分岐される。ビット３２〜
３８はＲＦ１アドレス・カウンタ１２９２へ分岐される
。ビット３９〜４２はリピート・カウンタ１２９４と増
分制御ロジック１２４２へ分岐される。増分制御カウン
タ１２４２命令デコーダからの入力１２４０も受は取り
、これは大域回転アドレス生成器（ＲＦ　１　）１２４
４、（ＲＦＯ）１２４６へ４ビツト制御入力も受は取る
。制御コード・ラッチ１２８８からのラッチ命令出力１
１９４は補助レジスタ・コントローラ・ロジック１１９
６に与えられ、これはライン１１９８を通して大域変数
信号も受は取る。出力１１９４もライン１２００を通し
てマイクロコード・ピットＯ〜２３として直接与えられ
る。出力９４８はＳｖＰプロセッサ装置へ与えられる。
作動にあたって、命令生成器９１０はＳＶＰプロセッサ
に、所望のクロック率でデータのストリーム、命令、ア
ドレスおよび制御信号を送る。
生成されたマイクロコードは第１図のＳＶＰ　１０２の
プロセッサ要素算術ロジック・ユニット、マルチプレク
サ、レジスタなどを扱ったり、それに命令を与えたりす
る。命令生成器９１０は、コア命令に加えて、ＳＶＰコ
ア・プロセッサを単一のマイクロプロセッサのように作
動させる命令を生成することができる。このモードでは
、無条件ジャンプ、呼び出し、成る種のフラグ・テスト
命令ｆ　１　ａｇｏ、１などについてのジャンプのよう
な命令が実施されろ、フラグは外部でテストしても良い
。命令生成器９０１は垂直タイミング生成器９０４ある
いはマスク・コントローラ９０６から内部制御コードを
受は取ったり、水平タイミング生成器９０６からフラグ
を受は取ったりすることができる。
作動中、命令プログラム・メモリ（Ｉ　ＰＭ）１２５８
に記憶されている命令マイクロコードが命令デコーダ１
２３４によって取り出され、解釈、宴行される。復号信
号のいくつかは命令プログラム・レジスタ・マルチプレ
クサ（ＩＰＲＸ）１２３０のアドレス選択として使用さ
れて命令プログラム・レジスタ（ＩＰＲ）１２５０にラ
ッチされたアドレスを変更する。命令コードは種々のタ
イプの命令セット、たとえば、条件付きまたは無条件ジ
ャンプ、サブルーチン呼び出しまたはリターン、更新モ
ード値でのベクトル・アドレス指定、シングルまたはダ
ブル命令、大域変数の分布のための補助レジスタ制御、
ＲＡＭ ＦＩＬＥ（０、ｌ）アドレスのための大域回転などを制
御する。
ブレークポイント信号がデバッギング・ステージ中に主
張されたとき、ブレークポイント・コントローラ１２７
４はＩＰＲ１２５０の内容を所定の値にセットし、プロ
グラムの流れを特殊なサブルーチンに移動させ、ＳＶＰ
動作で処理されたデータをテストする。このブレーク機
能はびでお信号の所与のフレーム内でＢＰＬＩＮＥＩ　
２７６水平ラインのマスク可能入力によって制御され得
る。
リピート・カウンタ１２９４は、この命令コードと繰り
返しカウント数の組み合わせとして多数の連続した同一
の命令を示すことによってＩＰＭ１２５８内の必要量の
記憶場所を減らす。
たとえば、リピート・カウンタ１２９４がゼロでないと
き、命令プログラム・メモリは進まない。
これは、同じ命令が異なったアドレスで、のみ繰り返さ
れるためである。これは多数の記憶場所に格納されるこ
とな（１つの命令の繰り返しを許す。
命令セットで説明したように、命令リピート値はビット
３９〜４２としてマイクロコードで符号化される。
第３７図はｉＪ１図のコントローラ１２８とＳＶＰプロ
セッサ装置１０２の別の接続関係を示している。オシレ
ータ１１５７は、ライン１１５６を経て種々のＳｖＰシ
ステム成分へタイミング信号を与えるように示しである
。オシレータは入力信号の水平、垂直同期信号によって
トリガされる。出力ライン１１６０ａ、１１６０ｂは定
数生成器９０８およびマルチプレクサ１１６４にクロッ
キング信号を与える。クロッキング信号はライン１１５
８を経て命令生成器９１０にも与えられる。同様の接続
が必要に応じて他の構成要素についてもなされ得る。第
３７図において、マルチプレクサ１１６４は、データ入
力レジスタ１５４へのデータ・ソースとして、入力ディ
ジタル化ビデオ信号あるいは定数生成器９０８からの定
数を選ぶ、データ入力レジスタ１５４への他の入力は第
１図のフィールド・メモリ１２０のようなフィールド・
メモリその他のデータ・ソースからの出力を含む。
定数は、データ処理中に使用するために、個々のプロセ
ッサ要素レジスタ・ファイルへ所定のパターンで与えら
れる。定数生成器は各プロセッサ要素に、所望に応じて
、独特の定数値を持たせる。それと対照的に、大域変数
はすべてのＳＶＰプロセッサ要素に同じものを与える。
入力ビデオ信号との衝突を避けるために、定数は入力ビ
デオ信号とは別個にロードされる。定数は、水平タイミ
ング生成器９０６によって与えられるタイミングで、Ｄ
ＩＲ１５４ヘシフトされる。ビデオ用途においては、す
べての水平ラインと同じ頻度で新しい定数を与えること
ができる。
第３８図は第３５図の定数生成器アーキテクチャの別の
実施例を示す、第３８図の回路は、出力ライン１１２２
．１１７８．１１２４を有するシーケンス・メモリ１１
２０（タイミング・パターン番号を受は取るための入力
ライン１１７９を有する）を包含する。出力部１１２２
はループ・カウンタ１１８２ヘループ・パターン番号を
与え、このカウンタがライン１１８４を経てループ・メ
モリ１１４２ヘアドレスを与える。出力部１１７８はタ
イミング・シーケンス信号の終わりを制御ロジック１１
３２へ与え、この制御ロジックはライン１１８８を経て
ループ・メモリ１１４２からループ信号の終わりも受は
取る。出力部１１２４は命令パターンの反復回数を示す
Ｎ−ビット数をリピート・カウンタ１１２８に与える。
第３９．４０図はシーケンス・メ゛モリ１１２０および
ループ・メモリ１１４２内に記憶されている内容の例で
ある。第３９図において、カラムエはメモリ１１２０内
に記憶されたパターンのタイミング・パターン数につい
てのエントリを有する。カラム■はタイミング・シーケ
ンス信号の終わりについてのエントリを有する。この例
において、信号は、１つのストリングに続いて論理高ま
たはｌ、あるいは、いくつかのループ・パターンが繰り
返された場合には論理低またはＯである。ループ・パタ
ーンが１つだけの場合、ただ１つのビットが与えられる
。カラムｍは各ループ・パターンについての反復回数に
ついてのエントリを有する。カラム■は繰り返そうとし
ているループ・パターンの数についてのエントリを有す
る。
第４０図はループ・メモリ１１４２の内容を示しており
、カラムエは第３９図のカラム■に対応するループ・パ
ターン数についてのエントリを有する。カラム］はルー
プ信号の終わりについてのエントリを有する。この信号
は複数のゼロに続いて論理高またはｌ−となる、この例
において、メモリ１１４２には４つの異なったループが
格納される。カラムｍは繰り返されるべき定数を示して
いる。
第４１図はＳＶＰプロセッサ装置１０２にタイミング・
パターン＃４の定数を与えるための事象のシーケンスに
ついての流れ図である。シーケンスは、プログラム命令
が定数生成器９０８にＳＶＰプロセッサ１０２に定数を
与えるように命令したときに位ｆｉ１１９８で始まる。
シーケンスはステップ１２００へ進み、タイミング・パ
ターン数をカウンタ１１１６へ入力する。カウンタ１１
１６からのタイミング・パターンＬはシーケンス・メモ
リ１１２０内でパターンのシーケンスをアドレス指定す
るのに用いられる。タイミング・パターン数はこの例で
は４つである０次いで、シーケンスはステップ１２０２
へ進み、カウンタ出力１１１８がタイミング・パターン
・シーケンス＃４のための出発ＭＰ記憶所をアドレス指
定する０次に、シーケンスはステップ１２ｏ４へ進み、
シーケンス・メモリ１１２０が制御ロジック１１７０に
合図を送って、シーケンス・カウンタ１１１６をゼロに
リセットさせる。シーケンスは、次いで、ステップ１２
０６へ進み、シーケンス・メモリ１１２０がリピート・
カウンタ１１２８へループを繰り返す回数をロードし、
ループ・カウンタ１１８ν］初のループをロードする。
この例において、タイミング・パターン＃４には３つの
ループがある。最初のループ、ループ・パターン＃３は
３１回繰り返されることになっている。第２のループも
ループ・パターン＃３であり、これは３１回繰り返され
る。５ビツト・アドレスが、この例では、最大反復回数
を３１にセットする。ビット幅を変えることによって、
もっと大きい数を示すこともできる。本ケースでは、３
１回より多い回数繰り返したい場合には、同じループ・
パターンを繰り返すだけで良い。これはタイミング・パ
ターン＃４で行われる。
ステップ１２０６の後、シーケンスはステップ１２０７
へ進み、シーケンス・メモリ１１２ｏがリピート・カウ
ンタ１１２８へ最初のループ・パターンの反復回数をロ
ードする。この例では、これは＃３である。ループ・カ
ウンタ出力はループ・メモリ１１４２における記憶場所
をアドレス指定する。シーケンスはステップ１２０８へ
進み、ループ・メモリ１１７４がループ＃３に対応する
定数のストリングを出力する。この例では、定数ストリ
ングは８−５−７−３−２−１９である。次に、シーケ
ンスはステップ１２１０へ進み、制御ロジック１１３２
が各定数が通過する毎にループ・カウンタ１１８２を増
分する。ステップ１２１２で、ループ・ビットの終わり
を制御ロジック１１３２が検出しないならば、ループ内
の最後の定数が通過し、ループ信号のｒｌＪ端が来るま
でステップ１２０８から動作が繰り返される０次いで、
シーケンスはステップ１２１４へ進み、制御ロジック１
１７０がループ・カウンタ１１８２をリセットし、それ
ぞれ、ライン１１８６．１１９２上の信号を介してリピ
ート・カウンタ１１２８を減分する。次に、シーケンス
はステップ１２１６へ進む。このステップ１２１６で、
リピート・カウンタ１１２８がゼロに達していなかった
ならば、シーケンスはステップ１２０７へ戻る。リピー
ト・カウンタ１１２８がゼロに達していれば、シーケン
スはステップ１２２１へ進み、制御ロジック１１３２が
シーケンス・カウンタを＋１増分し、シーケンスはステ
ップ１２０６へ戻り、これらのステップが繰り返される
。ステップ１２２３で、シーケンス・カウンタのカウン
ト数がシーケンスの数よりも大きい場合には、動作はス
テップ１２２７で停止する。
域　転アドレス・カウンタｆＲＦｏ、ＲＦＩのため第４
２図において、ここには、本ＳＶＰ装置１０２で実現で
きる、Ｎ−ビット分解能の５極式有限インパルス応答（
Ｆ　Ｉ　Ｒ）フィルタ７９２が示しである。第１８図の
第２最近接アーキテクチヤを使用することによって、２
Ｎ個の命令を単一近接アーキテクチャにわたって節減で
きる。たとえば、後に説明する命令セットに言及すれば
、プロセッサ１０２はＮ個のビットを２ＬからＩＬへ動
かして加算を行うのにＮ個の命令を必要とすることがわ
かる。同様に、Ｎビットを２Ｒ２５）らＩＲへ動かすに
は、Ｎ個の命令が必要である。
第２最近接接続を持つことによって、単一の近隣通信ネ
ットワークについて２Ｎ個の命令が節減される。たとえ
ば、１２ビツトＦＩＲが実現されている場合、第２最近
接配置は単一近隣ネットワークの実行時間の６８％より
短い時間で良いことになる。
ＳＶＰがソフトウェア・プログラマブル装！であるので
、第４２図のＦＩＲ（水平フィルタ）に加えて、種々の
フィルタおよび他の機能を実現できる。その例としては
、垂直ＦＩＲフィルタ、時ＦＩＲフィルタ、ＩＩＲフィ
ルタ（垂直・−時）がある。
第４３図において、ここには、４つのライン・メモリが
示しである。すなわち、８ビツト・ライン・メモリ８２
４と、６ビツト・ライン・メモリ８２６と、２つの４ビ
ツト・ライン・メモリ８２８．８３０である。これらの
ライン・メモリは本ＳＶＰ装置１０２でエミュレートさ
れ得る。
この技術を説明するために、ここで、第４４ａ図がビッ
ト位置００〜７Ｆ（０〜１２７）を有するレジスタ・フ
ァイル、たとえば、プロセッサ要素ｎのＲＦＯを示して
いると仮定する。第４４ａ区のレジスタ・“ファイルは
多数の部分に分解し得る。この例では、レジスタ・ファ
イルは２つの上下の部分（必ずしも等しくない）に分解
される。
上方部分はビット位置００〜３Ｆを含む。下方ビット位
置は４０〜７Ｆである。もし上方部分が大域回転メモリ
として示されているならば、下方部分は通常の作業用レ
ジスタ・ファイルとして用いられ得る。理解を容易にす
るため、大域回転部分は、たとえば、ｒＱＪ　ビットの
ｒＰ１ワードとして再編成され得る。ここで、ｐＸＱは
全大域回転スペース以下である。これが第４４ａ図の上
方部分の展開図である第１８ｂ図に示しである。第４４
ｂ図の大域回転領域の各ラインは水平姿勢で積み重ねた
状態に１き換えられたレジスタ・ファイルの８ビツトを
含む、このメモリ領域の１つのアドレスが指定されると
、それは全大域回転スペース内で「回転値＝ＱＪモジュ
ラス分だけオフセットされる。こうして、メモリ・バン
クを通じてデータをシフトすることを必要とせずに、レ
ジスタ・ファイルの個々のライン・メモリ・サブセット
が循環回転させられる。これが次の例に示しである。
第４３図の４つのライン・メモリが第４４ｂ図の大域回
転領域に格納されており、そして、大域回転命令が実施
される場合、データについての見かけ上の効果は次の通
りである。Ｂ−＝Ｃ１Ｃ−−Ｄ、Ｄ−−Ｅ、Ｅ−−Ｇ、
Ｇ−−Ｈ１Ｈ−−ＭおよびＪ　、　Ｍ　−−Ｎ　、　Ｊ
　−−Ｋ　、　Ｎおよびに一−Ｂである。−瞥して、動
きＥ−−Ｇ、Ｈ−−ＭおよびＪ、Ｎおよびに一−Ｂは、
大域回転に先立って存在する古いデータが単にシフトさ
れただけのように思えるので、エラーであるように見え
る。しかしながら、それは当たっていない。なんとなれ
ば、大域回転の直後に、新しいデータ値Ａ、Ｆ、■、Ｌ
がそれらの位置に書き込まれ、古い値Ｅ、Ｈ，に、Ｎが
失われるからである。これはライン・メモリで予想され
る通りである。１−水平デイレイをエミュレートするた
めに、各水平ライン時毎に大域回転命令が実行される。
ＳＶＰハードウェアはＱの値および大域回転スペースの
最大値のセツティングを可能とする。
第４５図は第３６図のレジスタ・ファイル０　（ＲＦＯ
）１２４６についての大域回転アドレス生成器の論理図
である。第３６図のレジスタ・ファイル１　１２４４の
ための大域回転アドレス指定器は同じであり、したがっ
て、次の説明は両方の生成器に当てはまる。大域回転ア
ドレス生成器１２４６はライン１２８１を経てレジスタ
・ファイル０アドレス・カウンタがら相対レジスタ・ア
ドレスを受は取る。この相対アドレスはうイン９４８を
経てレジスタ・ファイル０におけるレジスタ位置をアド
レス指定するように与えられる。マイクロコード・ビッ
ト３２〜３７はライン１３７４．１３８２を経て命令プ
ログラム・メモリ１２５８から与えられた１１個のビッ
トのうちの６個である。ライン１３７４を経て与えられ
た６個のビットは、全レジスタ領域における、回転ステ
ップ中に回転させられるレジスタの量を定める。これは
、先の例では、ワード長Ｐである。工学設計目的のため
に、ビット３２〜３７で定められる値は、この例では、
２の因数によって基準化される。基準化されたＰ値はレ
ジスタ１３７ｏに与えられる。ライン１３８２を経て命
令プログラム・メモリ１２５８から与えられたマイクロ
コード・ビットＣ４８〜４２は、先の例では、全大域回
転面積すなわちＱを定める。工学設計目的のために、回
転面積は８の因数で基準化される。基準化されたＱ値は
レジスタ１３８０へ与えられる。
大域回転を始めようとするとき、第３６図の命令デコー
ダ１２３４ライン１２４３Ａを経てＲＦＯへ信号ＬＭＲ
ｘ　（ＲＦＯに対してはＸ：０、ＲＦＩに対してはｘ＝
１）を与える。信号Ｌ　Ｍ　Ｒｘはモジュラス・レジス
タ（ＭＯＤＲＥＧ）１３８０、回転値レジスタ（ＲＯＴ
ＶＡＬ　　ＲＥＧ）１３７０およびオフセット・レジス
タ（○ＦＳＴ　　ＲＥＧ）１４５０に与えられる。０Ｆ
ＳＴ　　ＲＥＧ１４５０の機能については後に説明する
。信号ＬＭＲｘはライン１３７４．１３８２上に存在す
る値をそれぞれレジスタ１３７０．１３８０にロードし
、レジスタ１４５０をリセットする。大域回転を使用す
る前には、−度、Ｌ　Ｍ　Ｒｘ命令を実行するだけで良
い。大域回転サイズが変っていないか、あるいは、新し
い大域回転が始まっていない場合には、再実行する必要
はない。
加算器（ＡＤＤ−ａ）１３９０がＲＯＴＶＡＬ　　ＲＥ
Ｇ１３７０（７）内ｇを０ＦｓＴＲＥＧ１４５０の規内
容に加える。ライン１３９６　ｉ、：与えられた０ＦＳ
Ｔ　　ＲＥＧ出力はそのレジスタ・ファイル絶対アドレ
スとライン１２９１に与えられたレジスタ・ファイル相
対アドレスの差の半分である。ＡＤＤ−ａはライン１６
００を通して減算器−ａ１３７３の「＋」入力部とデー
タ・セレクターａ１３７２の「１」入力部に新しいオフ
セット値を圧力する。減算器−ａ１３７３はＭＯＤ　　
ＲＥＧ１３８０からモジュラス値の４つの最上位ビット
（ＭＳＢｓ）を引き、そして、ＡＤＤ−ａ１３９０から
６ビツト出力を引く。この減算を実行する前に、２つの
ゼロ最下位ビット（ＬＳＢｓ）がレジスタ１３８０から
大域回転領域出力値へ加えられる。
２つのゼロＬＳＢｓの加算は、大域回転領域出方を４倍
する。減算器１３７３はオプションであり、オフセット
値が定められた大域回転頌域の外側にあるかどうかをテ
ストする。この例では、減算器出力が正（論理低〕の場
合、オフセット値は大域回転頓域内にある。データ・セ
レクタ出力１６０２はデータ・セレクターａ１３７２の
ｒＱＪ出力部に与えられる。
データ・セレクタ１３７２は、セレクタ出力が正の場合
、減算器１３７３の８カを入力として選ぶ。ＡＤＤ−ａ
１３９０からの出力は、セレクタ出力が負である場合（
オフセット値が大域回転領域の外にある場合）に選ばれ
る。データ・セレクターａ１３７２から出力された新し
いオフセット値は、命令生成器から信号ＧＲＬｘ１２４
３によって刻時されたとき、オフセット・レジスタ１４
５０によってラッチされる。ＧＲＬｘ命令が実行されて
大域回転を開始する。これは、通常、走査線の始めある
いは終わり、または、ＤＩＲからＲＦＯへ、または、Ｒ
ＦＩからＤＯＲへの転送の前に生じる。
次に第４５図の入力ライン１２９１を参照して、レジス
タ・ファイル相対アドレスを定める７つのビットは、コ
ンパレータ（ＣＯＭＰ）１４４０への１入力として、そ
して、データ・セレクターＣ（ＤＳＥＬ−ｃ）１４２０
への１入力として与えられる。ＣＯＭＰ１４４０へ与え
られた７つのビットは８ビット人カのうちのＬＳＢビッ
トである。ＭＳＢはライン１３７９に与えられたゼロビ
ットである。ＣＯＭＰ１４４０ヘノ第２入力はＭＯＤ　
　ＲＥＧ１３８０がらの５ビツト出力である。５つの出
力ビツトはＣＯＭＰ１４４０へ８ビット人カのうちの最
上位ビットを与える。３つのＬＳＢビットはライン１３
７９からゼロとして与えられる。コンパレータ１４４０
は相対アドレス１２９１をモジュラス値レジスタ１３８
４の出力と比較する。前述したように、出力１３８４は
基準化値である。３つのゼロＬＳＢの加算は、基準化値
を８倍する。コンパレータ１４４ｏは大域回転について
のテストを行う。相対アドレスがモジュラス・レジスタ
１３８０出力以上である場合には、アドレス指定された
レジスタ・ファイルは定められた大域回転領域の外にあ
り、大域回転は実施されない、コンパレータ出力１３８
８はＯＲゲート１３７６へ２つの入力のうちの１つとし
て与えられる。第２入力はマイクロコード制御ビットＣ
２（レジスタ・ファイルｌがアドレス指定されている場
合にはＣ５）である。先に述べたように、もしマイクロ
コード・ビットＣ２（またはＣ５）が１である場合には
、アドレス指定はＤＩＲ（ＤＯＲ）または補助レジスタ
に行われる。もしＣ２（Ｃ５）が１の場合には、大域回
転は行われない、相対アドレスがレジスタ・ファイルの
外にある場合には、大域回転領域データ・セレクタＤＳ
ＥＬ−ｃ１４２０は、ＯＲゲート１３７６がら出力され
た信号に応答して、その絶対アドレス出力９４８として
相対アドレス入力を選ぶ。
減算器−ｂ、５ＵＢ−ｂ、１４００は２つの入力のうち
の１つとして相対アドレスを受は取る。
他の入力はオフセット・レジスタｌ　４５０出カ１６０
４プラス加算されたＯ　　ＬＳＲビットである。減算器
−ｂ１４００はオプションであり、大域回転テストを実
施する。減算器−すは相対アドレス値１２９１と定めら
れたオフセット値の間の引き算を行う。ライン１４０２
上の出力は絶対アドレスである。絶対アドレス値１４０
２は、２つの入力の１つとして、加算器（Ａ　Ｄ　Ｄ　
−ｂ　）１４１０に与えられ、もう一方の入力として、
データ・セレクターｂ　（ＤＳＥＬ−ｂ）１４１９へ与
えられる。もし出力１４０２が負であれば、ＤＳＥＬ−
ｂ１４１９への信号１３９４がそれをしてＡＤＤ−ｂか
らの出力１６０６を絶対アドレスとして選ばせる。
ＡＤＤ−ｂは、負のアドレスがないので、負アドレスの
発生を抑える。ＡＤＤ−ｂ　１４１０はモジュラス・レ
ジスタ値１３８４（３つの加算０ＬＳＢビツトと共に）
を減算器−ｂ出力１４ｏ２へ加える。これにより、ＡＤ
Ｄ−ｂからの絶対アドレス出力は正となる。第４２０図
は前述の事象シーケンスについての流れ図であり、流れ
図４２ａの続きである。
前記の第４２図の論理図において、ＡＤＤ−ａは６ビツ
ト加算器であり、ＡＤＤ−ｂは６ビツト加算器であり、
５ＵＢ−ａは４ビ・ソト減算器であり、５ｔＪＢ−ｂは
６ビツト減算器であり、ＤＳＥＬ−ａは４ビツト・デー
タ・セレクタであり、ＤＳＥＬ−ｂは４ピツト・データ
・セレクタであり、ＤＳＥＬ−ｃは６ビツト・データ・
セレクタであり、ＣＯＭＰは８ビツト・コンノくレータ
である。
［ＭＯＤ　　ＲＥＧ］の値はくモジュラス値〉／８であ
り、次の通りである。
〈モジュラス（直戸０、８、１６、２４、　・　　　１
１２、１２０、１２８［ＭＯＤ］　＝Ｏ１１，２，３、
・・・１４．１５．１６［ＲＯＴ　　ＶＡＬ　　ＲＥＧ
］の個はく回転値〉／２であり、上記の例の場合、Ｏと
［ＭＯＤＲＥＧ］”４の間の任意数である。
もし命令生成器（ＲＥＬ　　ＡＤＲＳ）からの相対アド
レスが［ＭＯＤ　　ＲＥＧ］”８の内容以上であるなら
ば、（ＲＥＬ　　ＡＤＲＳ）はＤＳＥＬ−Ｃによって出
力される。さもなければ、゛モジュロ・アドレスはＤＳ
ＥＬ−ｃにまって出力されて大域回転を実施する。
（ＲＥＬ　　ＡＤＲＳ）＜　［ＭＯＤ　　ＲＥＧ］　’
８の場合、（（ＲＥＬ　　ＡＤＲＳ）−［０ＦＳＴＲＥ
Ｇ］　’２）ｍｏｄ　（［ＭＯＤ　　ＲＥＧ］　”８（
ＲＥＬ　　ＡＤＲＳ）＞＝　［ＭＯＤ　　ＲＥＧ］　”
８の場合、（ＲＥＬ　　ＡＤＲＳ）である。
第４６ａ、４６ｂ図は大域回転についての流れ図の一部
である。
第４７図において、コントローラ１２８から受は取られ
たアドレス、データ制御信号その他の信号のバイブライ
ン化のための回路が例示しである０図示の回路はファク
タ生成器１４４０へ入力１４３８を与えるアドレス・バ
ッファ１４３６．を包含する。これの出力はドライバ１
４４４によってファクタ・デコーダ１４４８をアドレス
指定するように与えられる。デコーダ１４４８の出力１
４５０はライン１４５４へ与えられたサンプル周波数で
刻時されるラッチ１４５２へ与えられる。ラッチ１４５
２はクロッキングとライン１４５８上の活性低入力との
間でリセットされ得る。ラッチ１４５２の出力は、制御
の下に、たとえば、データ入力レジスタ、入力レジスタ
・ファイル、出力レジスタ・ファイルまたはデータ出力
レジスタのワードライン１４６２の制御の下に、このセ
クションの制御ライン入力に与えられる。
外部コントローラが用いられる場合、チップパッド・コ
ンタクト１４３２は制御信号をＳＶＰコア１０２へ入力
するように与えられる。第４７図のタイプの回路はＤＯ
Ｒ側でも使用され得る。第４８図はパイプライン回路に
ついての種々の入力、出力の表である。
第４９図において、ここに示すタイミング図は、先に実
行された命令のアウトカムを決定する必要なしにＳＶＰ
へ連続的に信号を与える能力から生じる装置の改良速度
を説明するものである。
信号１４３１は外部コンタクト・パッド１４３２を経て
Ｓ　Ｖ　Ｐ　Ｗ　ｉｔ　１０２コアに与えられる有効メ
モリ・アドレス信号である。信号１４５０はアドレス・
デコーダ１４４８の復号信号出力である。信号１４６２
は、たとえば、ＤＩＲワード・ラインへ与えられるドラ
イバ１４５６の信号出力を示している０時刻ｔｏで有効
アドレス信号が与えられた場合、信号は復号され、時刻
ｔ１でラッチ１４５２へ与えられる。
方、時刻ｔ３で信号はラッチされる。サンプリング時、
復号アドレスは選定されたワード・ラインへ与えられる
。動作速度は、先の信号が実行される前にアドレス・バ
ッファへ後続の信号を連続的に与えることによってかな
り改善される。本回路において、ラッチは、新しいアド
レス（次の動作のためのもの）が大力バッファ、ファク
タ生成器／ドライバおよびアドレス・デコーダを通して
パイプライン化している間に現行動作のアドレスの状態
を保持する。先に述べたように、本パイプライン化技術
は、データ信号、制御信号、命令、定数および実際に所
定のシーケンスで与えられるすべての他の信号へ適用で
きる。
第５０図において、ここには、入力バッファをラッチと
して構成することによって信号をさらにパイプライン化
する方法を示している。これらのラッチは、次に、リセ
ット１４８２またはサンプル信号１４８４あるいはこれ
ら両方の成る程度の４已によってリセット、刻時され得
る。コンタクト・パッド１４８６はマスタ・クロック入
力信号を受は取り、この信号はパイプライン化システム
を通じて最終的に与えられる。同様に、クロック生成器
１４９６はシステムのためのラッチ・リセット信号を発
生する。このタイプの装置はコントローラからのすべて
の制御、アドレス信号のために設けることができる。
第５１図は大域変数の分布を制御するのに適したコント
ローラ回路を示している。先に述べたようなコントロー
ラはＳＶＰ処理要素ヘアドレス指定、制御、データ信号
を与える。ｓｖｐへ変数をロードし、これらの変数を全
体的に分布させるために、第５１図のコントローラ・ハ
ードウェアを使用し得る。
図示のように、このコントローラは、１セツトの補助レ
ジスタ１５７０と、ＳｖＰ処理要素のＭ個のレジスタを
変調して変数を分布させるアドレス指定構造とを含むよ
うに修正し得る。補助レジスタおよび変調部１１９６は
ＲＡＭメモリのような補助記憶レジスタ１５１０と２−
−１マルチプレクサ（ＭＵＸ）１５７４とを包含する。
補助レジスタ１５７０は８ビツト・ロード・データ入力
部１５６２、データ書き込み入力部１５６４および５ビ
ツト×１として編成されるレジスタ・アドレスまたは読
み出しボート１５６８を有する。
補助レジスタ出力１５７２はＭＵＸ１５７４の高入力部
をトリガするように与えられる。
ＭＵＸ１５７４への低入力はオプコード出力のビットＣ
１８である。ライン１５７６．はＭＵＸ１５７４へ補助
レジスタ命令イネーブル猪号を与える。補助レジスタ１
５７０は後にもっと詳しく説明する。
第５１図を全類して、ここには、１つのプロセッサ要素
のレジスタ・ファイル１　　（ＲＦＩ）およびデータ出
力レジスタＣＤ０Ｒ）のメモリ・マツプが示しである。
前述したように、メモリ・マツプ内の補助レジスタ・ア
ドレスはＲＦＩ／ＤＯＲのための未便用アドレスの一部
である。作動にあたって、メモリ内のＤＯＲアドレス「
上方の」領域をアドレス指定する作用は補助レジスタを
選定する。補助レジスタ内に記′１されたデータはそれ
ぞれ８ビツトの４ワードとして書き込まれるが、それぞ
れ１ビツトの３２ワードとして読み出される。補助レジ
スタ・ビットの状態が読み出された時、補助レジスタ出
力かオリジナルのイブコード・ビットＣ１８のいずれか
が、補助レジスタＭＬＩＸイネーブル・ラインの状態に
応じて、Ｍレジスタ・データ・セレクタＭＵＸへ直接送
られる。イブコードＣｊ９、Ｃ２０が共に１であれば、
ＯかｌがレジスタＭで選ばれる。すなわち。
（Ｃ２０，Ｃ１９，Ｃ１８１＝　（１１０１ならば、Ｍ
出力＝０．１ｃ２０．Ｃ１９，Ｃ１８１・１ｌｌｌ）な
らば、Ｍ出力＝１゜第５２図は第３６図の補助レジスタ
・コントローラ・ブロック１１９６を示している。全部
で３２個の１ビツト大域変数を記憶するためのレジスタ
・セット内には４個の８ビツト・レジスタ１６０８Ａ−
Ｂがある。これらの変数はライン１５６２を経てレジス
タに与えられる。各レジスタ・セット１６０８Ａ−Ｂは
ライン１５６３を経て補助レジスタから書き込みクロッ
ク信号を受は取るクロック信号入力部を有する。各レジ
スタ・セットは、ロード（ＬＤ）または書き込みイネー
ブル入力部１６１０と１−→４デコーダ１６１６からの
出力部として接続された８カイネーブル（ＯＥ）１６１
２とを包含する。レジスタ１６０８Ａ−Ｈのための読み
出し／書き込みイネーブルはそれぞれのライン１６１４
Ａ−Ｂを経て対応するデコーダ出力部へ接続される。２
ビツト・レジスタ・アドレスは２−→１データ・セレク
タ１６２０からライン１６１８を経てデコーダ１６１６
へ与えられる。データ・セレクタ１６２０は３つの入力
部を有する。入力部１２９５はライン１５６２を通して
与えられた８ビツトで書き込まれたレジスタを識別する
２ビツト・アドレスである。入力部９４８Ａは読み出さ
れるべきレジスタを識別する２ビツト・アドレスである
。この２ビツトはレジスタ・ファイル・アドレス・ビッ
トのうちのビット３．４である。入力部１２９５または
９４８Ａのいずれかは補助書き込みイネーブル・クロッ
ク信号１５６４によって選ばれる。ビットＯ〜　　は８
−−１データ・セレクタ１６２２のセレクト入力部へ与
えられる。デコーダ１６１６が成る特定のレジスタへ出
力イネーブル信号を与えると共に、クロック信号がレジ
スタ・クロック入力部に存在するとき、レジスタ・ファ
イル・アドレス・ビットＯ〜２はライン１５７２を経て
２ｔ０１データ・セレクタ１５７４へ入力するためのレ
ジスタ・セット内のビットを識別する。先に述べたよう
に、データ・セレクタ１５７４はＳＶＰブワセッサ・ア
レイへ入力するためのＣ１８’　ビットまたはオリジナ
ルのＣ１８ビットのいずれかとして１つの大域変数を選
ぶ。この選択は、レジスタ・アドレス・ビット５．６お
よびＣ５制御ビットによって決定される。上記の例はレ
ジスタ・ファイルｌへの大域変数のアドレス指定につい
て詳しく説明したが、この原理はレジスタ・ファイル０
をアドレス指定するのにも応用できる。レジスタ・ファ
イル０をアドレス指定したとき、制御ビットＣ５は制御
ビットＣ２となる。
ＲＦｌ、ＤＯＲのためのメモリ・マツプ（表４）におい
て、補助レジスタのアドレスは予約領域にある。しかし
ながら、ハードウェアは命令生成器９１０内に設置され
ている。こうして、補助レジスタは１セツト（Ｎセット
ではない）のレジスタで実現できる。レジスタ・ビット
は、ＤＯＲと異なって、１つのアドレス値によってのみ
アドレス指定される。ここで、Ｎ個のビット（すなわち
、処理要素の数と一致する１０２４個のビット）は１つ
のアドレス値によって同時にアドレス指定される。ｓｖ
ｐコアの物理的なメモリの外側のアドレスが作られたと
きに、補助レジスタはアドレス指定される。
第５３図において、例として、ＲＯＭメモリを有するＳ
ＶＰコントローラがコントローラ・メモリのメモリ要件
を低減するための回路と組み合わせて示しである。簡単
に言えば、この低減はリピート・カウンタ１５８８のカ
ウント／ホールド入力を図示のようにコントローラに通
じるプログラム・カウンタ１５８４へ加えることによっ
て行われる。コントローラ・データおよびアドレス位置
はプログラム・カウンタのＮビット出力によって順序付
けされる。プログラム・カウンタは、それぞれ、信号入
力部１５９６．１５９８を経て刻時、リセットされる。
コントローラは複数の出力信号、すなわち、１６”でカ
ウントアツプできる、リピート・カウンタ１５８８への
入力である４ビツト・カウント信号１６００と、ラッチ
１５９０にまってラッチされるマイクロコードまたはマ
イクロ命令とも呼ばれる２４ビツト・イブコード１６０
２と、ＲＦＯオペランド・アドレスに対するアップ・カ
ウンタ１５９２によって使用される７ビツト・アドレス
１６０４と、ＲＦＩアドレス・アップ・カウンタ１５９
４を経て与えられる同様の７ビツト・アドレス１６０６
とを与える。さらに、１ビット制御信号１６０７が制御
口シック１５８６に与えられてシングルあるいはダブル
どちらの命令が実現されつつあるかを示す。
リピート・カウンタのリプル桁上げ出力はプログラム・
カウンタのカウント／ホールド入力部に入力されて、リ
ピート・シーケンスが終了するまでこのプログラム・カ
ウンタの動作を停止させる。ひとたびこの命令が適正回
数繰り返されると、リプル桁上げ信号がプログラム・カ
ウンタにその動作を再開させる。このリプル桁上げ信号
は制御ロジックにも入力されてそれを所与の条件につい
ての適正な状態に置く。すなわち、リピート・カウンタ
が作動しているならば、制御ロジックは２ビツト・コー
ドをレジスタ・ファイル・アップ・カウンタへ出力し、
それをカウント・モー芦に置く。リピート・カウンタが
作動していなければ、レジスタ・ファイル・アップ・カ
ウンタはラッチ・モードに入る。この２ビツト出力は、
カウントがシングル命令モードについては１、ダブル命
令モードについては２を掛けるべきかどうかも示す。
３２ビツト加算の例が上記回路の利点を説明する。２つ
の３２ビツト・ワードの加算についての命令セットが表
２７に省略した形で示しである。
表　　２７ １１Ｍ＝ｌ、　Ａ＝ＲＯ（１１、Ｂ＝Ｒ１ｆｉｌ、　Ｃ
＝０．Ｒ１ｆｉｌ　＝ＳＭ）２１Ａ＝ＲＯ（２１，Ｂ＝
Ｒ１（２＋、Ｃ＝ＣＹ、Ｒ１（２１＝ＳＭ　　　）（３
１，＋３１．　　　　　　　＋３１”　　　　　１＋１
１１１１ ＋３０１　　　　＋３０１　　　　　　　（３０１）Ａ
＝ＲＯ（３１１，Ｂ＝Ｒ１（３１１，Ｃ＝ＣＹ、Ｒ１（
３１１＝ＳＭ１３１Ａ＝ＲＯ（３２１、Ｂ＝Ｒ１（３２
）、Ｃ＝ＣＹ、Ｒ１（３２］・５Ｍ４１　　　　　　　
　　　　　　　　　Ｃ＝ＣＹ、Ｒ１（３３１＝ＳＭ［り
１ル命 令」３０ 命令を １５命令 に圧縮 次いて、 １５命令 を　　１　　命 令に圧 縮すること を「リピート するＪ 先に説明した２つの４ビツト・ワード加算例（表２５）
に関連して考察した場合、命令セットのうちの命令２〜
３１を１５個のダブル命令に圧縮することができること
は明らかである０次いでリピート・カウンタ・モードを
実施することによって、１５個のダブル命令は含まれる
ハードウェアによって１５回繰り返してただ１つの命令
として組み立てることができる。したがって、２つの３
２ビツト・ワードの加算は３３個から４個の命令まで減
らされる。リピート・カウンタが使用中のとき、プログ
ラム・カウンタが停止し、２つのアドレス・カウンタが
シングル命令についてはｌを自動増分し、ダブル命令に
ついては２を自動増分する。上記の説明から明らかなよ
うに、本発明に従って行われるようなコントローラ・メ
モリ減少はダブル命令と同時に使用するしないにかかわ
らず実現され得る。たとえば、上記の３２ビツト加算例
をダブル命令なしに実現した場合、リピート・カウント
・ビット値が増大してより大きいリピート・カウント数
に備えることもできるし、あるいは、最初のリピートを
２回実施することもできる。
第５４図は本同期ベクトル・プロセッサ／コントローラ
・チップの別の実施例を示している。第５４図において
、命令生成器の補助レジスタはＳＶＰプロセッサ・アレ
イを持つチップ上に設けられている。先に述べたように
、コントローラ１６２６およびｓｖｐ装［１６２８は装
置１６３０を形成している１つのシリコン・チップ上に
設けることができる。クロック・オシレータ１６３２は
伝送されてきたテレビジョン信号に対してフェーズロッ
クされ、コントローラ部にクロッキング信号を与える。
クロック・オシレータ１６３４は、一般に、ＳＶＰ作動
速度と合うように刻時される。
第１図およびそれに関連した記述は、ＳＶＰ装置および
コントローラをテレビジョン・システムにどのようにし
て組み込むかを説明している。また、そこには、ビデオ
カセット／テープ・レコーダ１３４の出力１３６を伝送
ビデオ信号の代わＤにＳＶＰプロセッサにどのようにす
れば与えることができるかも示されている。あるいは、
Ｓ　Ｖ　Ｐ　装置／コントローラ・システムは、ビデオ
・テープ・レコーダ内に直接組み込んでも良い。
これを行う方法の一例が第５５図に示しである。
ブロック１６３０はシステム１６２９のための１つある
いはそれ以上のＳ　Ｖ　Ｐ　Ｈ置を含み得る。
システム１６３０は複合または５−ＶＨＳビデオ信号の
同調受信のための普通のチューナ回路１６４４を包含す
る。カラー分離・復調回路１６４２は同調信号を処理し
、出力は先に述べた要領でＳｖＰシステム１６３０に与
えられる。処理済みの信号出力は回路１６４０によって
カラー変調され、複合ビデオ信号または５−ＶＨＳビデ
オ信号のいずれかが変調器１６４０から出力される。複
合ビデオ信号は回路１６３８によってＲＦ変調され、デ
イスプレィのためのテレビジョン・アンテナ入力部また
はモニタ入力部に与えられる。
記録モード中、処理済みのビデオ信号は回路１６３４に
よってフェーズ・ＦＭ変調され、普通の要領でヘッド・
ロジック１６３６によって記録される。再生中、記録さ
れた信号はテープから読み圧され、フェーズ・ＦＭ復調
回＃１６３２に送られる。その後、信号は、再び、ＳＶ
Ｐシステム１６３ｏによって処理され、出力として与え
られ得る。１つまたはそれ以上のフィールド・メモリ１
２０は第１図に関連して先に説明した要領でデータを捕
獲し得る。
ここに開示し、説明した同期ベクトル・プロセッサ装置
・コントローラ・システムはビデオ用途に限定されない
。ＳｖＰの独特のリアルタイム性能は多数の信号処理用
途に対して融通性のある設計方法を与える。これらの用
途のうちのいくつかを表２７に挙げる。
表　　２７ 汎用ＤＳＰ −ディジタル・フィルタリング −たたみ込み −相関 一高速フーリエ変換 ｍ：次元適応フィルタリング ー神経ネットワーク 消費者 一レーダ検出器 一ディジタル・ビデオ／オーディオＴＶ−ミュージック
・シンセサイザ 産業 一ロボット工学 一視覚検査 一グラフィックス／像形成 一ロボット視覚 一画像送信／圧縮 一パターン認識 一画像強調 一同形処理 一ワークステーション 一アニメーション／ディジタル・マツプ計測 一スベクトル分析 一関数生成 一パターン整合 一地Ｎ波処理 一通渡分析 一ディジタル・フィルタリング 医療 一患者モニタリング −Ｈ音波機器 一餘断具 −ＮＭＲ像形成 −ＰＥＴスキャン像形成 軍事 一レーダ処理 一ソナー処理 一像処理 一ナビゲーション ーミサイル誘導 一無線周波モデム 一センサ融合 電気通信 一エコー除去 −ＡＤＰＣＭｈランスコーダ ーイコライザ ーデータ暗号化 ＦＡＸ −セルラー電話 一スビイカフオン 一ディジタル・スピーチ 一補間（ＤＳＩ） 一ビデオ会議 一展開スベクトル通信 自動車 一振動分析 一音声命令 一ディジタル・ラジオ 一セルラーを話 一広域位置確認 第５６図は汎用ディジタル信号処理（ＤＳＰ）システム
を示す。気５６図のシステムｉｆ　−Ｍ的なものであり
、ディジクル・フィルタリング、たたみ込み、相関、高
速フーリエ変換、コサイン、サイン、アダマール、ウオ
ルシュ変換および適応フィルタリングに使用できる。第
５６図のシステムはアナログ入力をディジクル信号へ変
換するアナログ・ディジタル変換器を包含する。ＳＶＰ
システムはデータ・ストリーム内に配置してあり、ディ
ジタル信号を受け、処理済みのデータ信号を出力するよ
うになっている。処理済みのデータはアナログ・ディジ
タル変換器によってアナログに変換できるし、処理済み
のディジタル信号を直接出力することもできる。システ
ムのためのタイミングおよび制御はタイミング・制御回
路によって行われ得る。
第５７図はＳＶＰシステムを組み込んだグラフィックス
／画像処理システムを示している。
ＳｖＰ装置はホストコンピュータに対する指令を受は取
り、ホストコンピュータと組み合ったメモリから画像、
オーバレイなどを受は取る。フレ７ム・メモリを使用し
てさらなる処理のための再入力を行うべくデータ・フレ
ームを捕獲することができる。ＳＶＰ出力はディジタル
・アナログ変換器によってディジタル化し、マトリック
スによって処理し、デイスプレィで表示することができ
る。第５７図の汎用システムは画像について種々の作業
を実施するのに使用することができる。第５７図のシス
テムは多くのコンピュータにおいてグラフィックス・ボ
ードを１き換えるのに使用できる。可能性のある作業と
しては、画像を組み合わせること（オーバレイ）、カラ
ー変換、ズーム・イン／アウト、フィルタリング、スペ
クトル分析および製図Ｃ引き比し線、円、テキストなど
）がある。
第５８図はＳＶＰシステムを組み込んだ視覚検査システ
ムを示している。このシステムは検査あるいは分析しよ
うとしている物体を見るためのビデオ・カメラを包含す
る。カメラはアナログ・ディジタル変換器の入力部にビ
デオ信号を出力し、このアナログ・ディジタル変換器は
アナログ・ビデオ信号をディジタル化し、ＳＶＰシステ
ムヘディジタル入力を与える。ｓｖｐシステムは、また
、光学ディスクのようなメモリあるいはマスク記憶ソー
スからの記憶画像を備えることもある。ｓｖｐは出力を
デイスプレィその伯のインジケータ手段かつまたホスト
コンピュータに与えることができる。ホストコンピュー
タはタイミング・制御回路を制御するのに使用できる。
このタイミング・制御回路はアナログ・ディジタル変換
器、メモリおよび５ｖｐｉ置システムへも信号を与える
。第５８図の視覚検査システムは記憶していたマスク像
と比較することによって装置の点検を実施し得る。出力
は差を示す画像、単純な合格／不合格表示、あるいは、
もっと複雑なリポートであり得る。システムはどの装置
が点検されつつあるかを自動的に判断することができる
。他のタイプのセンサ、たとえば、赤外線センサ、Ｘ　
！＋９センサなとも同様に用いることができる０画像の
事前、事後の処理を行って出力をさらに増強することが
できる。
第５９図はＳＶＰシステムを組み込んだパターンＶ　Ｗ
ｂシステムを示す、５ＶＰＷ！はアナログ・ディジタル
変換器の出力部からディジタル化された入力信号を受は
取る。記憶したパターンをＳＶＰに与えて外部メモリで
処理しても良い、入力データが処理されてから、パター
ン番号がＳＶＰから出力される。アナログ・ディジタル
変換器、記憶パターン・メモリおよびＳＶＰは制御・タ
イミング回路からの出力信号の制御の下に作動し得る。
パターン２Ｎシステムは入力データを記憶しであるデー
タと比較する。このシステムは視覚点検システムを越え
ており、入力データを分類する。ｓｖｐの速度により、
多くの比較はリアルタイムで行われ得る。データの長い
シーケンスも分類し得る。スピーチ２識用途の例が第６
０図に示しである。第６０図は８キロヘルツの周波数を
有するスピーチ・データ・サンプルを示している。スピ
ーチが比較的低い率、たとえば、８キロヘルツでディジ
タル化されるので、ＳＶＰは伝送スピーチ・データにつ
いての多数の計算を実施するのに多くの時間を有する。
１０２４個のサンプル分の長さの入力は、普通、データ
処理に約８分の１秒を要し、これは約１４０万個の命令
に相当する。加えて、ｓｖｐは多くのデータ・ラインを
格納し、ワード、フレーズ、そして、センテンスさえｖ
２３Ｍすることができる。
第６１図はＳＶＰを利用する代表的なレーダ処理システ
ムを示す、検出されたレーダ信号はアンテナからＲＦ／
ＩＦ回路に伝送され、ＦＭ／ＡＭ出力がアナログ・ディ
ジタル変換器に与えられる。ディジタル化出力信号はＳ
ＶＰによって処理され、出力はデイスプレィに与えられ
るか、あるいは、メモリに格納される。このシステムは
パルスレーダ・データを処理し、その結果を記憶するか
表示する。
第６２図は同期ベクトル装置を利用する映像電話を示し
ており、送信側と受信側を図示している。ビデオ・カメ
ラが対象物を映し、アナログ信号をアナログ・ディジタ
ル変換器によってディジタル化する。ディジタル化出力
はＳｖＰ装置へ入力される。他の入力はテーブルやフレ
ーム・メモリの出力を含む、ＳＶＰ　　ＤＲＭＳ出力は
フィルタ回路内で濾波され、電話線に与えられる。受信
側で、電話線はアナログ・ディジタル変換器に送信され
てきたデータを送り、このアナログ・ディジタル変換器
において、ディジタル化信号が同期ベクトル装置によっ
て処理される。入力信号はフレーム・メモリ内に記憶さ
れていたデータと一緒に処理され得る。ＳＶＰ出力はデ
ィジタル・アナログ変換器によってディジタルからアナ
ログに変換され、マトリックスに送られ、デイスプレィ
に表示される。映像電話システムは入力画像を圧縮し、
Ｄ　Ｔ　Ｍ　Ｆ　（ｆｉとして符号化し、Ｘｉ電話線通
じて受信機へ送る。ＳＶＰにおいて直接トーンを発生す
るのにサイン・テーブルが使用される。受信側で、ＤＴ
ＭＦ　ｈ−ンはディジタル化され、ＳＶＰで検出され、
圧縮解除される。
第６３ａ、６３ｂ図は同期ベクトル・プロセッサを利用
するファクシミリ・システムを示しており、送信側を図
示している。１類スキヤナが伝送しようとしている書類
を走査し、走査された二進データがＳＶＰに入力される
。タイム・テーブルを用いてＳＶＰに直接トーンを生成
することができる。ＳＶＰは符号化とトーン生成を行う
。トーンはフィルタへの出力であり、次いで、電話線に
送られる。受信側で、電話線から受信したデータはアナ
ログ・ディジタル変換器によってディジタルに変換され
、トーン検出および復号のためにＳＶＰに与えられる。
復号したｓＶＰ出カはプリンタで印刷される。
第６４図は走査された書類をＡＳＣＩＩファイルに変換
するＳＶＰベースの書類走査システムである。スキャナ
出力はｓＶＰに送られ、そこにおいて、キャラクタ・テ
ーブルと一緒に処理され、処理済みの出力はメモリに記
憶される。この書類スキャナ・システムはＦＡＸ！と同
様にデータをディジタル化するが、データについてのパ
ターン屁識を実施し、それをＡＳ（、ＩＩフォーマット
に変換する。
ＳＶＰは確実なビデオ伝送に使用できる。このシステム
は第６５図に示しである。システムは出力を入力バッフ
ァに与えるビデオ信号ソースを包含する。バッファ処理
を受けた信号は処理のためにＳＶＰへ送られる。ｓＶＰ
および入力バッファはコントローラの下に作動できる。
ｓｖＰからの符号化された信号は送信機へ送られ、そこ
で、受信機へ送られ、再び、入力バッファ処理を受け、
受信側でＳｖＰによって復号される。上記システムのＳ
ＶＰは、各プロセッサ要素においてビクセルに任意の定
数を掛は合わせることによってビデオ信号を暗号化する
ことができる８プロセツサ要素への暗号化定数のマツピ
ングは符号化、復号同期ベクトル・プロセッサにおいて
ＲＯＭ符号化パターンによって定義される。エンコーグ
はコード・ワードを復号用ＳＶＰへ送る。このコード・
ワードは受信装置を変化させて符号化パターンの逆数を
掛けることによって復調する。送信された信号の例が第
６６図に示しである。
ＳＶＰチップはピン・グリッド・アレイ・パッケージに
まとめられる。第６７図はチップ・パ、ツケージのビン
アウトである。
ＳＶＰピン・グリッド・アレイ・チップ・ビンアウト ＳＶＰ　　ＳＥチップのためのピンの名称とパッケージ
・ビン座標を表２８に示す。
明ａＳの汀！：（内容に変更なし） 表２８ 温ｊ」１亘 この章では、ＳＶＰについての信号記述を説明する。以
下の表２９には、信号名、この信号タイプにおけるピン
の数、そのピンが入力であるか出力であるかの違い、簡
単なピン機能の説明が示しである。
表　　２９ 以下の車はいくつかの正当なサブ命令二一モニックのリ
ストを示す。より高いレベルの命令はこれらの基本形か
ら作ることができる。リストにある指定オペレータ「＝
」の左の値は転送先オペランドであり、右の値は転送元
オペランドである。
〈転送先−オペランド〉　・　　〈転送元　オペランド
〉記載量を減らすために省略形を用いており、二一モニ
ツクに入ったときの混乱を避けるためにいくつかのシノ
ニムを用いている。
論理　物理的 基準　　　　基準　　　　　説明　　　　　　７Ｆレス
範囲ＲＯｆｎｌ　−−＝　ＲＦＯ（ｎｌ　　−−レジス
タファイルＯ、アドレスｎ；　　０＜＝ｎ＜＝１２７Ｒ
Ｏ（ｐｌ　−−ＲＦＩ　（ｐｌ　　−−レジスタファイ
ルｌ、アドレスｐ；　　０＜＝ｐ＜＝１２７ＩＮＰ　ｆ
ｍ）　　−−ＤＩＲｆ＋ｎ）　　−−データ　入力レジ
スタ、アドレスｍ；０〈：ｍく＝　３９ ＯＵＴ（Ｑｌ　　−−ＤＯＲｆＱ＋　　−一データ　出
力レジスタ、アドレスｑ；ｏ＜＝ｑ＜＝　　２３ Ｍ−−−ＷＲＭ−−→作業用レジスタＭＡ　　　　　−
ｍ−ＷＲＡ　　　　−ｍ−作業用レジスタＡＢ−−−Ｗ
ＲＢ−ｍ−作業用レジスタＢＣ−−→ＷＲＣ−一→作業
用レジスタＣＷＲＭ　（すなわち、Ｍ依存サブ命令）の
値にデータ・ソースが依存するサブ命令は３本のライン
を示す、最初のラインはプログラムへ入力されるサブ命
令を示し、２番目、３番目のラインは、それぞれ、（Ｗ
ＲＭ）＝Ｏまたは（ＷＲＭ）＝１のいずれかに依存する
演算結果を示す。ｒ　（ＷＲＭ）」は作業用レジスタＷ
ＲＭの内容である。
たとえば、 ＝ＬＲＯｆｎｌ　　　　；　ｆＷＲＭｌ　＝１　　−−
一いマＲＭｌ＝１．データソース命令は８つのカテゴリ
にグループ分けされる。
すなわち、ＲＦＯｌＲＦｌ、ＷＲＡ、ＷＲＢ、ＷＲＣ，
ＷＲＭ、ＡＬＵ、Ｇｏである。完全を期せば、２つ以上
のカテゴリにいくつかの命令が瑛れる。
明Ｍｉ；の浄：ｒ内容に変更なし） Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令ＩＮＦ（
履）・ＸＢ 明細Ｓの浄Ｚ（内容に変更なし） Ｍ−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令＝ＬＯＵＴ
（ｑＪ　　； （ＷＮル＝１ Ｌｅｆｔυυ１（ＬＱｊ１ｒｌｔＯ１ｆｔ’υ（ｎノ明
細書の、７Ｉｚｔ内容に変更なし） ＳＴＯＲＥサブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　５ＴＯＲＥサブ命令ＲＥＡＤ
サブ命令 Ｍ−ｄｅｐｅｎｄｅｎｔ　ＭＯＶＥサブ命令（続き）Ｒ
ＥＡＤサブ命令 明細書の浄書（内容に変更なし） 可剥ごの浄Ｊ（内容に変更なし） Ｂ １１Ｂ ＺｎｄＲｉｇｈｔ（ｗｈｔ＋７ＩｎｔｏＷＲ１１明、細
３の浄９譜内容に変更なし） Ｈ＋ｇｈＬ　　（ＷＲＢＪ ｉｎｔｏ　　−ビ門 作東町ベジノｙ旦旦 ＬＯＡＤサブ命令 ＬＯＡＤサブ命令 Ｍ−Ｄｅｐｅｎｄｅｎｔ　ＬＯＡＤサブ命令明則δの浄
ご（内容に変更なし） ＴＯＰＥ サブ命令 明Ｓ書の浄７／内客に変更なし） ＳＴＯＰＥサブ命令 ｐ−Ｒｔメ＋！／　　？Ｆレス値、　　　　　　　０＜
：ｐ＜＝１２７ｑ　　−ＤＯＲアドレス　値、　　　　
　　　　Ｑ＜＝ｑ＜＝　２３に−補助レシスク・アドレ
ス　イ直、　　０＜＝ｋ＜＝　　９５２−命令モード（
付録ｃ？　、ＢＱ　）命４プログラム・メモリ１２５Ｂ
（第３４　）の以下の表は正当なＳＶＰアレイ・サブ命
令のすべてのリストを示している。また、各サブ命令に
ついてのイブコードとコンフリクト・マスクも示してい
る。コンフリクト・マスクはアッセンブラが用いて、同
じライン上の２つのサブ命令を組み合わせることができ
るかどうかを決定する。
前記命令のすべては２２ビツト・アレイ・イブコード・
フィールド＋アドレス・フィールドによって記述される
。これらの命令およびＩＧコントローラ命令のバリエー
ションはこれらおよび他のビットで記述される。
以下の表においては、次の省略形を用いる。
Ｘ−注目不要 ｂ　−ブレークポイント・ビット、ｂ・１：１１！！ｌ
接アドレスｍＢＰ士ットありｂ：ｏ：＋ｌＥ＋ｔ！アド
レスにＢＰ士フットしｒ　−リピートカウントの２の　
補数、　　０〈＝ｒ〈＝１５ｍ　　−ＤＩＲＯＲアドレ
ス直、　　　　　　　　　０〈：ｍ〈＝１２７ｎ−ＤＩ
Ｒアドレス　イ直、　　　　　　　　Ｑ＜＝ｎ＜＝　　
３９ｓｖｐ命４生　　命令セット 以下の表は正当な命令二−モニツクと、命令生成器＋シ
ングル、待機状態、ダブル命令につし＼てのアレイ命令
のバリエーションのためのイブコードのリストを示して
いる。
工」」虹仝１朋 Ｘ−注目不要 ｂ−ブレークポイント・ビ・ソト ｒｒｒｒ−２の補数フオームにおける ４ビツト・リピート・カラン ト（ｉ ｐｐｐｐｐｐｐ　−ＲＦ　１またはＤＯＲまたはＡＵχ
についての７ビツト・ メモリ・アドレス １１、．１　　　ｉｌｌ　　　１１１ ００゜ ＲＦＯまたはＤＩＲについて の７ビツト・メモリ・アドレ ス 付録Ｂからのアレイ命令イブ コード フィールド内のすべてのピッ トがゼロである ＩＧモード入力ピンからの５ ビット値 ＣＣＣ ｃｃｏｏｏｏｏ ｚｚｚｚ １１ビツト・ジャンプ　アドレス ５つのＬＳＢ＝０００００での１１ビツト・ジャンプ　
アドレス ２で割った６ビツト回転モ ジュラス。したがって、回転 モジュラスは２の整数倍でな ければならない。
有効値：　Ｏ＜＝ｍｍｍｍｍｍ＜＝６３４で割った５ビ
ツト回転ス テップ（直、したがって、回転 ステップ値は４の整数倍でな ければならない。
有効（ｆｉ　：　０＜＝ｚｚｚｚｚ＜＝３１ロロ　ロロ 上記のイブコード・テーブルに示すＩＧ命令の機能を以
下に説明する ロロ　ロロ アレイ命令 シングル 待機状態シングル ダブル アイドル 乏」二乙り〕Ｌ土 ＪＭＰ＜ａｄｒｌ＞ ＪＭＥ＜ｖａｌ＞、＜ａｄｒｌ＞ ＪＭＴ＜ａｄｒ２＞ アドレス＜ａｄｒｌ＞への無条件 ジャンプ ＭＯＤＥ　　ＥＱＵＡＬでのジャンプ、　＜ｖａｌ＞＝
〈（モードレジスタ）のとき、＜ａｄｒＤヘジャンプさ
もなげれば、　次の　ステートメン）ｍ行＜−ＭＯＤＥ
　ＴＡＢＬＥへジャンプ、〈（モードレジスタ）〉の相
対テーブル・エ ントリ点による＜ａｄｒ２＞での モードテーブルへのジャン プ、＜ａｄｒ２＞は１１ビツト・ア ドレスであり、５個のＬＳＢは ０００００に等しい、絶対アドレ スはｆ＜ａｄｒ２＞ＡＮＤ　０７ＥＯｈ）”〈（モード
レジスタ）〉 ＜ａｄｒ２＞でのテーブルは、たい てい、主プログラム内のサブ 命令へのＪＭＰ命令を含みそう である。しかしながら、この テーブルでは任意の命令を使 用できる。このテーブルは ばならない。
フラグ・テスト命令 ＪＦＡ２＜ａｄｒｌ＞ ＦＬＡＧ ＺＥＲＯ でジャンプ。
ＪＦＢ２＜ａｄｒｌ＞ フラグ「ＡＪがゼロのとき、 ＜ａｄｒｌ）へジャンプ。さもなけ れば、次のステートメントへ 行く、これはハードウェア・ フラグである。
ＦＬＡＧ　’Ｂ’　ＺＥＲＯテシャンプ。
フラグｒ１３Ｊがゼロのとき、 行く、これはハードウェア・ フラグである。
・′び出し／リターン命令 ＣＡＬＬ（ａｄｒｌ＞　　　　　ＣＡＬＬ。
［リターン・レジス でジャンプ、これはシングル レベルＣＡＬＬである。
ＣＡＬＬ命令がネストされて 戻る。
モード・ レジスタ命令 ング生成器およびマスク・コ ントローラと非同期で作動す 太１Ｌ可上］Ｌ土 ＬＲＭＯ＜ｍｏｄ＞、＜ｒｏｔ＞ ＬＲＭＩ＜ｍｏｄ＞、＜ｒｏｔ＞ る。したがって、所定の時刻 に新しいモード値を得る必要 がある。外部回路（通常は、 垂直タイミング生成器）が任 意の時点でＩＧの一時モード ・レジスタを更新することに なるが、その値はＬＩＭＲ命令 が実行されるまでＩＧ命令に 影響することはない、この値 は次のＵＭＲ命令が実行され るまで有効状態に留まる。
ＲＦＯについての回転モジュ ラス・レジスタをロードす る。ＲＦＯのメモリ領域はア ドレス０、＜ｍｏｄ−８間で大域 回転メモリとして宣言され得 る、　＜ｍａｄ＞は大域回転モジュ ラスであり、０．２．４・・・１２２．１２４．１２６
の有効値を有する。命 令ＧＲＬＯが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４．８、・・・１１６．１２０，１２４の有効値を
有する。
ＲＦＩについての回転モジュ ラス・レジスタをロードす る。ＲＦＩのメモリ領域はア ドレス０、＜ｍａｄ−８間で大域 ＲＬＯ ＲＬＩ 回転メモリとして宣言され得 る。＜ｍｏｄ＞は大域口紅モジュ ラスであり、０．２．４１２２．１２ ４．１２６の有効値を有する。命 令ＧＲＬＩが実行されたとき、大 城回転スペース内のメモリは ＜ｒｏｔ＞ビット分だけ回転させ られることになる。＜ｒｏｔ＞は ０．４，８、・・１１６．１２０．１２４の有効値を有
する。
ＲＦＯモジュ　ロ＜ｍｏｄ＞ステツブ＜ｒ。
ｔ〉を左へ大域回転させる。こ こで、＜ｍａｄ＞、＜ｒｏｔ＞はＬＲＭＯ命令で定義さ
れる。
ＲＦＩ　　モジュ　ロ＜＋ｎｏｄ＞ステツブ＜ｒ。
ｔ〉を左へ大域回転させる。こ こで、＜ｍｏｄ＞、＜ｒｏｔ）はＬＲＭＩ命令で定義さ
れる。
マスク・コントローラ　ＭＣの　ＡセットＵＴ 出力制御信号 ＭＣはｒｏＵＴＪ命令の後にその実行を中断する。
ｒＦｓＹＮｃＪがきたときにその実行を再開する。
明細書の浄書（内容に変更なしり ＴＢＯＩＩＴ　　出力テーブル掲示制御信号テーブルは
１６個のｒｏＵＴＪ命令までで構成しなければならない
。
ｒｏＵＴＪ命令の１つはｒｃＯＭＢＪ　（７）内容によ
って選ばれる。
転送先テーブルは１６の境界に置がなければならない。
コ　　　−　　　ド　　　　　　　　　　ラ＜ル　　　
　　ニーモニフク＜−ｔｂ＋、−＞　ＯＯＯ０００１０
１ＴＢＯＵＴ　　＜ｔａｂｌｅ＞ 明細書の浄書（内容に変更ない ＪＭＰ　＜１ａｂｅＤヘジヤンプ コ ド ラ＜ル ＤＣＢＡ９８７６５４３２１０ ニーモニフク されるａ　　”　Ｏ”　ｇｔｅｘｔ、　”　ｌ″＝ｍａ
ｓｋ転送先は４の境界に置かなければならない。
ＴＣＭＡ　Ｔｅ５ｔ　ＣＯＭＡ　　　ＣＯＭＡが＜Ｃ＞
に等しい場合、＜１ａｂｅＤヘジヤンプ。
ＣＯＭＡが＜Ｃ＞に等しくない場 合、次の命令を実行。
転送先は４の境界になければならない。
コ　　−　　　ド　　　　　　　　　　ラベル　　　　
　ニーモニフクＤＣＢＡ９８７６５４３２１０ ＸＦＩＯ ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪをテスト、　　（（（
ｃＸＮＯＲｆｌａｇｌ）　ＯＲｍ）＾ＮＤ　（（ｄ　Ｘ
ＮＯＲｆｌａｇＯ）ＯＲ１１））の場合、ジャンプ。
ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜（ｄ＞に等しい場
合、＜１ａｂｅｌ＞にジャンプ。
ｒｆｌａｇｌＪ、ｒｆｌａｇＯＪが＜（ｄ＞に等しくな
い場合、次の命令を実行。
このフラグ・テストはく１ｍ〉でマーク付けＸＦ３２ 明細署の浄書（内容に変更なし） ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊをテストする。
（（（ｃ　　ＸＮＯＲｆｌａｇ３）　　ＯＲｍ）　　Ａ
ＮＤ　　（（ｄ　　ＸＮＯＩＩｆｌａｇ２）　ＯＲｎ）
）の場合、ジャンプ。
ｒｆｌａｇ３Ｊ、ｒ　ｆ　１ａｇ２　Ｊが＜（ｄ＞に等
しい場合、＜ＩａｂｅＤにジャンプ。
ｒｆｌａｇ３Ｊ、ｒｆｌａｇ２Ｊが＜（ｄ＞に等しくな
い場合、次の命令を実行。
このフラグ・テストは＜Ｂ＞でマーク付けされる。
転送先は４の境界に置かなければならない。
１６進整数 記号 指示、、ＰＡＧＥ 、ＴＩＴＬＥ　　”ｓｔｒｉｎｇ″ 、ＷＩＤＴＨ＜ｗｉｄｔｈ＞ 、Ｃ０ＰＹ　　＜ｆｉｌｅ　　ｎａｍｅ＞、ＥＮＤ 、ＳＥＴ　　＜ｖａｌｕｅ＞ 、ＡＳＥＣＴ ８７６５４３２１０−　　ＤＣＢＡ９Ｂ７６Ｓ４３２１
０Ｍｌｕ、ＰＺＩＩ ＬＩＧＮ２ 次の４ＸＮｆＮは整数）アドレスから 以下の命令を生成。
ＬＩＧＮ４ 次の１６ＸＮＩＮは整数）アドレスから以下の命令を生
成。
ファイル；入力ファイル 対象ファイル リスト掲示ファイル 定数；２進整数 ８進整数 １０進整数 ニーモニック・フィールド オペランド・フィールド コメント・フィールド ”ｌ　　ＴＣＭＡ、　ＴＣＭＢ、　ＴＸＦｌｏ、ＴＸＦ
３２　ノミ力２ＬＳＢ　’　ｓ・００のアドレスへジャ
ンプできる。
”２　　　ＴＢＯＬＩＴのみが４ＬＳＢ　’　５＝００
００のアドレスをポイントできる。これら４つのＬＳＢ
は ＣＯＭＢで置換される。アッセンブラはこれを理解し、
正しい境界に＜１ａｂｅＤを置かなければならない。
’４　　　ｃ　・１　＋　ＩＮＴＥＧＥＲｆｂ／４）こ
こで、本発明の種々の実施例がバードウニア、ソフトウ
ェアあるいはマイクロコード化したファームウェアを使
用できることを了解されたい、ここでのプロセスおよび
状態変換グイアゲラムもマイクロコード化した実施例お
よびソフトウェアベース実施例のためのダイアグラムを
表わしている。接続および結合は、オーミンク、直接電
気的、容量ディジタル、アナログ・インタフェース結合
的、１ｉｔｌｉｆｉ的、光学的その他任意の適当な手段
であり得る。本発明を図示実施例に間違して説明してき
たが、この説明は限定の意味で行ったつもりはない。本
発明の図示実施例ならびにその他の実施例についての種
々の変更および組み合わせは本明細書を参照すれば当業
者には明らかであろう。したがって、本書の特許請求の
範囲が本発明の範囲に入るこのような変更あるいは実施
例をカバーするものと考える。
以上の記載に関連して、以下の各項を開示する。
（１）　　データ処理デバイスの制御装置からの信号を
前記データ処理デバイスの入力にパイプライン処理する
電子回路において、 入力信号を受けてデコーディングしかつ相互に排他的な
複数のコード化信号因子を信号比力として供給する複数
の信号入力ラインを備えた因子発生手段を有しており、
前記信号出力の数は、信号入力の数と数学的に関連して
おり、前記コード化信号因子の各々の信号入力と出力ラ
インとを備えたデコーディング手段であって、前記コー
ド化信号因子の受信に応答して、前記信号ラインに前記
信号因子のデコード化出力を供給するデコーディング手
段と、 複数の信号ラッチとを更に有しており、該信号ラッチの
各々が、前記出力ラインの１つに接続された入力を備え
ていて、前記それぞれの出力ラインを介して前記デコー
ディング手段から受けたデコード化信号を記憶できるよ
うになっており、また、前記信号ラッチの各々が前記デ
ータ処理デバイスの入力の１つに接続された出力を備え
ていることを特徴とするデータ処理デバイスの制御装置
からの信号を前記データ処理デバイスの入力にパイプラ
イン処理する電子回路。
（２）第２のセットの信号ラッチを更に有しており、そ
のうちの１つが前記因子発生手段の信号入力ラインの１
つと直列に接続されていて、前記信号入力ラインを介し
て前記制御装置から受けた前記入力信号を記憶するよう
になっていることを特徴とする前記項ｌに記載の電子回
路。
（３）複数の信号ライントライバを更に有しており、１
つの信号ライントライバが、前記信号ラッチと前記デー
タ処理デバイスの入力との間で直列に接続されているこ
とを特徴とする前記項２に記載の電子回路。
（４）複数の信号ライントライバを更に有しており、１
つの信号ライントライバが、前記因子発生手段の各々と
前記デコーディング手段との間で直列に接続されている
ことを特徴とする前記項２に記載の電子回路。
（５）前記因子発生手段かデマルチプレクサを備えてい
ることを特徴とする前記項１に記載の電子回路。
（６）第３のセットの信号ラッチを更に有しており、そ
のうちの１つが前記制御装置と前記因子発生手段との間
で直列に接続されていて、前記制御装置から受けた信号
を記憶できるようになっていることを特徴とする前記項
３に記載の電子装置。
（７）個々のデータ定数を、リニア配列に編成された１
セツトのプロセッサエレメントのレジスタファイルに連
続的に供給する制御装置において、反復させるべきデー
タ定数パターンと該パターンを何回反復させるかを識別
するデータとからなるデータを記憶するアドレス可能な
レジスタファイルと、制御パターン信号に応答して、前
記第１メモリセル内にレジスタファイルのロケーション
を連続的にアドレスするように作動するシーケンスカウ
ンタと、 制御ラインを介して前記メモリセルに接続されたループ
カウンタであって、前記メモリセルからの定数パターン
出力に応答して、ループカウント信号出力を発生できる
ループカウンタと、前記第１メモリセル及び前記第２メ
モリセルに接続された制御装置の論理手段であって、前
記第１メモリセルからの出力信号に応答して制御信号を
発生し、前記シーケンスカウンタのラッチ及び前記ルー
プカウンタのラッチを作動させる制御装置の論理手段と
、 制御ラインを介して前記第１メモリセル及び前記制御装
置の論理手段に接続された反復カウンタラッチであって
、前記第１メモリセルマイクロプロセツサ前記制御装置
の論理手段からの信号出力に応答して、前記制御装置の
論理手段に反復制御信号を供給する反復カウンタラッチ
とを有していることを特徴とする個々のデータ定数を、
リニア配列に編成された１セツトのプロセッサエレメン
トのレジスタファイルに連続的に供給する制御装置。
（８）制御パターン信号に応答して、前記第１メモリセ
ルにレジスタファイルのロケーションを連続的にアドレ
スするシーケンスカウンタと、制御ラインを介して前記
メモリセルに接続されたループカウンタであって、前記
メモリセルからの定数パターン手段に応答してループカ
ウント信号出力を供給するループカウンタとを更に有し
ていることを特徴とする前記項７に記載の制御装置。
（９）　　クロック及びタイミング回路を更に有してお
り、前記第２メモリセルが前記クロック及びタイミング
回路からの信号出力に応答して、リニア配列された各プ
ロセッサエレメントにデータ定数を連続的に供給するよ
うに構成したことを特徴とする前記項７に記載の制御装
置。
００）制御及びクロック信号を供給するビデオシステム
制御装置及び伝達されたビデオ信号を処理するビデオ信
号処理デバイスと共に使用するビデオ信号処理デバイス
の制御装置において、受けた制御及びクロック信号に応
答して、マスタ制御信号を連続的に反復して供給するス
テートマシンと、 垂直タイミング制御回路及び水平タイミング制御回路と
を有しており、これらの各タイミング制御回路がアドレ
ス可能なメモリ及びアドレスカウンタを備えており、こ
れらのメモリ及びアドレスカウンタが、前記マスク制御
信号に応答して、それぞれ、垂直タイミング信号及び水
平タイミング信号を連続的に反復して供給できるように
なっており、 前記垂直タイミング信号及び水平タイミング信号に応答
して作動する命令制御回路であって、連続的に反復して
命令コードを供給するアドレス可能なメモリ及びアドレ
スカウンタを備えている命令制御回路を更に有している
ことを特徴とする制御及びクロック信号を供給するビデ
オシステム制御装置及び伝達されたビデオ信号を処理す
るビデオ信号処理デバイスと共に使用するビデオ信号処
理デバイスの制御装置。
ＯＩ）前記垂直タイミング制御信号に応答するデータ発
生回路であって、連続的に反復して垂直タイミング制御
信号を供給するアドレス可能なメモリ及びアドレスカウ
ンタを備えているデータ発生回路を更に有していること
を特徴とする前記項１０に記載のビデオ信号処理デバイ
スの制御装置。
（］２）受けた制御信号に応答する補助制御手段であっ
て、補助レジスタセットにおけるビデオ信号処理デバイ
スの作動変数の書込み位置を選択的に制御する補助制御
手段を更に有していることを特徴とする前記項１０に記
載のビデオ信号処理デバイスの制御装置。
（１３）前記ステートマシンに接続されていて、前記ア
ドレスカウンタによるサブルーチン飛越し及び呼出し作
動を可能にする手段を更にをしていることを特徴とする
前記項１０に記載のビデオ信号処理デバイスの制御装置
。
（徒　前記垂直タイミング制御回路が、伝達されたビデ
オ信号から垂直同期信号及び水平同期信号を受ける入力
を更に備えており、前記垂直タイミング制御回路が、前
記垂直同期信号及び前記水平同期信号で、前記垂直タイ
ミング制御回路への同期信号入力の前記入力及び前記垂
直タイミング制御回路からの信号出力に接続されている
ことを特徴とする前記類１０に記載のビデオ信号処理デ
バイスの制御装置。
（１５）前記ステートマシンに接続された並列出力シフ
トレジスタへの一連の入力を更に有していることを特徴
とする前記類ＩＯに記載のビデオ信号処理デバイスの制
御装置。
（１６）前記水平タイミング制御回路が、伝達された前
記ビデ芽信号からの水平同期信号を受ける入力を備えた
カウンタ制御手段であって、前記水平タイミング制御回
路を前記水平・同期信号と同期作動させるカウンタ制御
手段を更に備えていることを特徴とする前記類ｌＯに記
載のビデオ信号処理デバイスの制御装置。
（１η　リニア配列に編成された複数の１ビツトプロセ
ツサエレメント（１５０）を備えた同期ベクトルプロセ
ッサＳｖＰデバイス（１０２）。全てのプロセッサエレ
メントは、シーケンサ、ステートマシン又は制御回路（
制御装置、１２８）により共通して制御され、並列処理
デバイスとして作動できるようになっている。各ブロセ
、ツサエレメント（１５０）は、１セツトの入力レジス
タ（１５４）、２セツトのレジスタファイル（１５８，
１６６）、１セツトの作業レジスタ（１６２）、１ビツ
トの全加算器／減算器を備えた算術論理ユニット（１６
４）及び１セツトの出力レジスタ（１６８）を有してい
る。ビデオ機器に適用する場合には、各プロセッサエレ
メント（１５０）が水平走査線の１つの画素上で作動し
、ビデオ信号をリアルタイムデジタル処理することがで
きる。ＳｖＰデバイス内には、アドレス、データ及び制
御信号のバイブライン処理が可能な入力回路が設けられ
ており、この入力回路は、複数のラッチ（１４５２）及
び信号のコーディング及びデコーディング回路（１４４
０，１４４８）を備えている。
【図面の簡単な説明】
第１図は同期ベクトル・プロセッサを用いるビデオ・シ
ステムを示す。 第２図は第１図のシステムで用いられる同期ベクトル・
プロセッサをより８羊しく示している。 第３図は第２図の同期ベクトル・プロセッサの１つのプ
ロセッサ要素を示す。 第４図はデータ入力レジスタ書き込みについてのタイミ
ング図を示す。 第５図は第３０のプロセッサ要素の論理図を示す。 第６図はデータ８カレジスタ読み出しについてのタイミ
ング図を示す。 第７図は第３図のプロセッサ要素をより詳しく示してい
る。 第８図はＤＯＲ予充電回路の種々のノードでの電圧レベ
ルを示すグラフである。 第９図は第７図の実施例のための別の３トランジスタＤ
ＯＲを示す。 第１０図はＤＩＲノイズ低減回路を示す。 第１１図は第１Ｏ図よりも詳しくノイズ低減回路を示す
。 第１２図はＤＩＲノイズ低減回路を示す。 第１４図は第１３図の回路によって伝送されてきたデー
タを受ける方法を示す。 第１５図は伝送データを受は取る別の方法を示す。 第１６図はＤＯＲ制御回路を示す。 第１７図はＤＩＲ制御回路を示す。 第１８図はプロセッサ要素近隣相互接続状態を示す。 箪１９図は大域出力の論理図を示す。 第２０図は多重ＳＶＰチップ相互接続状態を示す。 第２１図は別の多重ＳＶＰチップ相互接続状態を示す。 第２２図はシングル命令モードのタイミング図を示す。 第２３図はダブル命令モードのタイミング図を示す。 第２４図は待機状態シングル命令モードのタイミング図
を示す。 第２５図はアイドル命令モードのタイミング図を示す。 第２６図は４つのセンスアンプを有するプロセッサ要素
を示す。 第２７ａ、２７ｂ図は第２６図の４センスアンプ・プロ
セッサ要素の読み出し／書き込みサイクルの一例を示す
。 第２８図はダブル・サイクル命令を用いる４ビツト加算
を示す。 第２９図はＳＶＰ装置を用いる開発システムを示す。 第３０図はテレビジョン・コントローラを示す。 第３１図はＳＶＰビデオ・システムのコントローラを示
す。 第３２図は第３１図のコントローラのマスク・コントロ
ーラ部を示す。 第３３図は第３１図のコントローラの垂直タイミンク生
成器を示す。 第３４図は第３１図のコントローラの水平タイミング生
成器を示す。 第３５図は第３１図のコントローラの定数生成器部を示
す。 第３６図は第３１図のコントローラの命令性成器部を示
す。 第３７図は別の命令生成器を示す。 第３８図は別の定数生成器を示す。 第３９図は第３８図のシーケンス・メモリの内容を例示
する。 第４０図は笥３８図のループ・メモリの内容を例示する
。 第４１図は第３８図の定数生成器の流れ図を示す。 第４２図は有限インパルス応答フィルタを示す。 第４３図はライン・メモリの一例を示す。 第４４ａ図はＳＶＰレジスタ・ファイルをグラフ式に示
す。 第４４ｂ図は第４４ａ図の一部の展開再編成図である。 箪４５図は大域回転回路を示す。 第４６ａ、４６ｂ図は大域回転動作についての同じ流れ
図の部分である。 第４７図は信号パイプライン回路を示す。 第４８図は第４７図のタイプの回路についての種々の信
号入力、出力を示す。 第４９図は第４７図のパイプライン回路を用いる信号の
流れについてのタイミング図である。 第５０図は別のパイプライン回路を示す。 第５１図は大域変数分布コントローラ回路を示す。 第５２図は補助レジスタ・セット・制御回路を示す。 第５３図はメモリ縮小制御回路を示す。 第５４図は別のＳＶＰコントローラ／プロセッッサ・シ
ステムを示す。 第５５図はＳｖＰビデオ・テープ・レコーダ・システム
を示す。 第５６図はＳＶＰベースの汎用ディジタル信号処理シス
テムを示す。 第５７図はＳＶＰベースのグラフィックス／イメージ処
理システムを示す。 第５８図はＳＶＰベースの視覚虚構システムを示す。 第５９図はＳＶＰベースのパターン認識システムを示す
。 第６０図はスピーチ信号を例示している。 第６１図はＳＶＰベースのレーダ処理システムを示す。 第６２図はＳＶＰベースの映像電話システムを示す。 第６３ａ、６３ｂ図はｓｖｐベースのファクシミリ・シ
ステムを示す。 算６４図はＳＶＰベースの書類スキャナを示す。 第６５図はＳＶＰベースの確実ビデオ送信システムを示
す。 第６６図は第６５図のシステムのためのビデオ信号を例
示している。 第６７図はＳＶＰパッケージングに適したピン・グリッ
ド・アレイ・パッケージを例示している。 図面において、１００・・・ＴＶまたはビデオ・システ
ム、１０２・・・同期ベクトル・プロセッサ装置、１０
３・・・処理要素、１０４・・・ＣＲＴ、１０８・・・
アナログ・ビデオ回路、１１０・・・アンテナ、１１２
・・・チューナ、１１６・・・アナログ・ディジタル変
換器、１２４・・・ディジタル・アナログ変換器、１２
８・・・コントローラ、１３４・・・ビデオ・テープ・
レコーダ、１４８・・・コミュテータ、１５０・・・プ
ロセッサ要素、１５４・・・データ入力レジスタ、１５
６・・・センスアンプ、１５８・・・レジスタ・ファイ
ル、’　ｌ　６４・・・算術ロジック・ユニット、１６
６・・・レジスタ・ファイル、１６７・・・読み出し／
書き込み回路、１６８・・・データ出力レジスタ、１７
４・・・コミュテータまたはシーケンサまたはリング・
カウンタ、２３２．２３６．２４０．２４４．３０５・
・・データ・セレクタ、２３４・・・作業用レジスタＭ
、５８０・・・制御回路、５８８・・・コミュテータ、
６１４．６２０．６２２・・・フリップフロップ、６２
８・・・ドライバ、６６６．６６８．６７０．６７２．
６７４．６７６・・・トランジスタ、６８４・・・ＡＮ
Ｄゲート、６８６・・・インバータ、９００・・・ソフ
トウェア・プログラム開発・テレビジョン動作エミュレ
ーション・システム、９０２・・・マスタ・コントロー
ラ、９０４・・・垂直タイミング生成器、９０６・・・
水平タイミング生成器、９０８・・・定数生成器、９１
０・・・命令生成器、９１２・・・ホストコンピュータ
・システム、９１４・・・ホストコンピュータ・インタ
ーフェース・ロジック、９１６・・・パターン生成器、
９１８・・・データ・セレクタ、９３２・・・ハードウ
ェア・インターフェース、９３４・・・垂直タイミング
生成器、９５２・・・水平タイミング生成器、９５８・
・・非同期・同期変換ロジック、９６８・・・マルチプ
レクサ、９７６・・；イネーブル・ロジック、９８０・
・・マルチプレクサ、９８４・・・アドレス・カウンタ
、９９０・・・プログラム・メモリ、９９４・・・リタ
ーン、レジスタ、１０２０・・・垂直シーケンス・カウ
ンタ、１０２４・・・垂直シーケンス・メモリ、１０２
８・・・リピート・カウンタ、１０３０・・・垂直ルー
プ・カウンタ、１０３４・・・カウンタ制御ロジック、
１０４４・・・垂直ループ・メモリ、１０４８．１０５
０．１０５２・・・制御ラッチ、１０５４・・・レジス
タ・ロード・シーケンサ、１０６２・・・水平シーケン
ス・カウンタ、１０７４・・・マルチプレクサ、１０７
８・・・ラッチ、１１２０・・・定数シーケンス・メモ
リ、１１２６・・・定数ループ・カウンタ、１１２８・
・・リピート・カウンタ、１１４２・・・ループ・メモ
リ、１２２４・・・ジャンプ・フラグ調停ロジック、１
２３４・・・命令デコーダ、１２４２・・・制御ロジッ
ク、１２４４．１２４６・・・大域回転アドレス生成器
、１２５８・・・命令プログラム・メモリ、１２７４・
・・ブレークポイント・コントローラ、１２９０．１２
９２・・・アドレス−カウンタ、１２９４・・リピート
・カウンタ、１３７０・・・回転値レジスタ、１３８０
・・・レジスタ、１４００・・・減算器−ｂ、１４３６
・・・アドレス・バッファ、１４４０・・・コンパレー
タ、１４５０−・・オフセット・レジスタ、１４４８・
・・デコーダ、１４５２・・・ラッチ、１４５６・・・
ドライバ、１５８４・・・プログラム・カウンタ、１５
８８・・・リピート・カウンタ、１５９２．１５９４・
・・アップカウンタ、１６２６・・・コントローラ、１
６２８　＝・Ｓ　Ｖ　Ｐ　！置、１６３２．１６３４・
・・オシレータ、１７００・・・テレビジョン・マイク
ロコントローラ、１７０２・・・パーソナルコンピュー
タ・キーバッド、１７０４・・・遠隔制御ユニット、１
７１２・・・ビデオ信号デコーダ■ 入４ Ｆ′／′ｇ、２８ へ°（ ■ ＩＩ ＩＩ 全ム Ｃ２−＞　ＲＦＯＡ７−＞頂拓／ＤＩＲセレクトＣ５−
＞　ＲＦ／Ａ７−＞頂礼’ＤＯＲセレクトＣ８−＞Ｌ／
２ＲＯＲＲ／２Ｒ Ｃ２１−＞　条件付き命令制御 Ｃ２２，２３−＞　６令タイプセレクト（ツノグルダブ
ル待ｍ状態ツノグル、アイドル） Ｆｔ’ｇ４Ｂ 松。 手 続 補 正 書（方式） 明細書の以下の頁全体を別紙の通り訂正する。 但し、 浄書につき内容の変更はない。 第８ １頁、 第８３頁及び８４頁、 第９ １頁、 第９６頁、 第９９頁、第１ ７５頁、第１ ８２頁 １、事件の表示 平成２年特許願第２７６ １２８号 から１９ １頁、第１ ９４頁から２０３頁、 第２０６頁及び２０７頁、 及び第２ ■ ２頁から ４頁。 図面を全図について別紙の通り訂正する。 但し、 浄書につき内容の変更はない。 ３、補正をする者 事件との関係

Claims (1)

    【特許請求の範囲】
  1. （１）データ処理デバイスの制御装置からの信号を前記
    データ処理デバイスの入力にパイプライン処理する電子
    回路において、 入力信号を受けてデコーディングしかつ相互に排他的な
    複数のコード化信号因子を信号出力として供給する複数
    の信号入力ラインを備えた因子発生手段を有しており、
    前記信号出力の数は、信号入力の数と数学的に関連して
    おり、前記コード化信号因子の各々の信号入力と出力ラ
    インとを備えたデコーディング手段であって、前記コー
    ド化信号因子の受信に応答して、前記信号ラインに前記
    信号因子のデコード化出力を供給するデコーディング手
    段と、 複数の信号ラッチとを更に有しており、該信号ラッチの
    各々が、前記出力ラインの１つに接続された入力を備え
    ていて、前記それぞれの出力ラインを介して前記デコー
    ディング手段から受けたデコード化信号を記憶できるよ
    うになっており、また、前記信号ラッチの各々が前記デ
    ータ処理デバイスの入力の１つに接続された出力を備え
    ていることを特徴とするデータ処理デバイスの制御装置
    からの信号を前記データ処理デバイスの入力にパイプラ
    イン処理する電子回路。
JP2276128A 1989-10-13 1990-10-15 データ処理デバイスの制御装置からの信号をデータ処理デバイスの入力にパイプライン処理する電子回路 Pending JPH0438525A (ja)

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US421494 1989-10-13
US07/421,471 US5765010A (en) 1989-10-13 1989-10-13 Timing and control circuit and method for a synchronous vector processor
US42148789A 1989-10-16 1989-10-16
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EP0317218B1 (en) * 1987-11-13 1998-01-28 Texas Instruments Incorporated Serial video processor and method

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