JPH0439244B2 - - Google Patents
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- JPH0439244B2 JPH0439244B2 JP62176465A JP17646587A JPH0439244B2 JP H0439244 B2 JPH0439244 B2 JP H0439244B2 JP 62176465 A JP62176465 A JP 62176465A JP 17646587 A JP17646587 A JP 17646587A JP H0439244 B2 JPH0439244 B2 JP H0439244B2
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- transistors
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- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はセンスアンプに係り、特にスタテイツ
クRAMまたはロジツク・デバイスに使用される
カレントミラー型センスアンプに関する。
クRAMまたはロジツク・デバイスに使用される
カレントミラー型センスアンプに関する。
（従来の技術）
従来のカレントミラー型センスアンプの回路図
を第２図に示す。第２図において、２個の並列に
設けられたセンスアンプが接続されて、１個のセ
ンスアンプとなつている。ここではまず左側の第
１のセンスアンプについて説明する。第１のセン
スアンプは，ＰチヤネルMOSトランジスタT21お
よびＮチヤネルMOSトランジスタT23からなる
CMOSインバータ、ＰチヤネルMOSトランジス
タT22およびＮチヤネルMOSトランジスタT24か
らなるCMOSインバータおよびＮチヤネルMOS
トランジスタT25から構成されている。そしてト
ランジスタT21，T23は、トランジスタT22のゲー
ト電位を設定するリフアレンス電圧設定用インバ
ータ、すなわちリフアレンス側インバータを形成
し、トランジスタT22，T24は非リフアレンス側
インバータを形成している。
を第２図に示す。第２図において、２個の並列に
設けられたセンスアンプが接続されて、１個のセ
ンスアンプとなつている。ここではまず左側の第
１のセンスアンプについて説明する。第１のセン
スアンプは，ＰチヤネルMOSトランジスタT21お
よびＮチヤネルMOSトランジスタT23からなる
CMOSインバータ、ＰチヤネルMOSトランジス
タT22およびＮチヤネルMOSトランジスタT24か
らなるCMOSインバータおよびＮチヤネルMOS
トランジスタT25から構成されている。そしてト
ランジスタT21，T23は、トランジスタT22のゲー
ト電位を設定するリフアレンス電圧設定用インバ
ータ、すなわちリフアレンス側インバータを形成
し、トランジスタT22，T24は非リフアレンス側
インバータを形成している。
そしてトランジスタT21，T22はそれぞれ電源
電圧VDDに接続され、トランジスタT23，T24はそ
れぞれトランジスタT25を介してチツプ内でのア
ース電圧VSSに接続されている。またトランジス
タT21とトランジスタT23との接続ノードV01はト
ランジスタT21，T22のゲートに接続されている。
トランジスタT25のゲートには電圧Vaが印加され
ている。さらに、第１の入力であるVIN1はトラン
ジスタT23のゲートに入力され、第２の入力電圧
VIN2はトランジスタT24のゲートに入力されてい
る。第２の出力電圧VOUT2はトランジスタT22とト
ランジスタT24との接続ノードから出力されてい
る。
電圧VDDに接続され、トランジスタT23，T24はそ
れぞれトランジスタT25を介してチツプ内でのア
ース電圧VSSに接続されている。またトランジス
タT21とトランジスタT23との接続ノードV01はト
ランジスタT21，T22のゲートに接続されている。
トランジスタT25のゲートには電圧Vaが印加され
ている。さらに、第１の入力であるVIN1はトラン
ジスタT23のゲートに入力され、第２の入力電圧
VIN2はトランジスタT24のゲートに入力されてい
る。第２の出力電圧VOUT2はトランジスタT22とト
ランジスタT24との接続ノードから出力されてい
る。
ここにおいて、トランジスタT21，T22，…，
T25のチヤネル長ＬはそれぞれＬ＝1.0μmである。
またチヤネル幅ＷはトランジスタT21，T22，…，
T24においてＷ＝20μmであり、トランジスタT25
においてＷ＝10μmである。すなわち、、リフアレ
ンス側インバータのトランジスタT21，T23と非
リフアレンス側インバータのトランジスタT22，
T24とが対称性を有しているため、これらのトラ
ンジスタのチヤネル長Ｌおよびチヤネル幅Ｗが同
じ値となつている。
T25のチヤネル長ＬはそれぞれＬ＝1.0μmである。
またチヤネル幅ＷはトランジスタT21，T22，…，
T24においてＷ＝20μmであり、トランジスタT25
においてＷ＝10μmである。すなわち、、リフアレ
ンス側インバータのトランジスタT21，T23と非
リフアレンス側インバータのトランジスタT22，
T24とが対称性を有しているため、これらのトラ
ンジスタのチヤネル長Ｌおよびチヤネル幅Ｗが同
じ値となつている。
次にこの第１のセンスアンプの動作を説明す
る。リフアレンス側インバータによつて、非リフ
アレンス側インバータのしきい値が第１の入力電
圧VIN1に等しくなるように設定される。さて、初
期状態として、時刻t0において第１のセンスアン
プの第１および第２の入力電圧VIN1，VIN2は共に
電圧VIOに等しい。すなわち、 VIN1＝VIN2＝VIO であるとすると、またトランジスタT21とトラン
ジスタT22、およびトランジスタT23とトランジ
スタT24とが同一のトランジスタ定数を有し、回
路的な定数のバラツキがないものとすると、リフ
アレンス側インバータのトランジスタT1，T3と
非リフアレンス側インバータのトランジスタT2，
T4とは同じ動作状態にあり、従つてリフアレン
ス側インバータおよび非リフアレンス側インバー
タに流れる電流は等しくなる。それ故、第１のセ
ンスアンプにおける第１の出力電圧に相当する接
続ノード電圧V01および第２の出力電圧VOUT2も共
に電圧V00に等しく、すなわち、 V01＝VOUT2＝V00 となる。
る。リフアレンス側インバータによつて、非リフ
アレンス側インバータのしきい値が第１の入力電
圧VIN1に等しくなるように設定される。さて、初
期状態として、時刻t0において第１のセンスアン
プの第１および第２の入力電圧VIN1，VIN2は共に
電圧VIOに等しい。すなわち、 VIN1＝VIN2＝VIO であるとすると、またトランジスタT21とトラン
ジスタT22、およびトランジスタT23とトランジ
スタT24とが同一のトランジスタ定数を有し、回
路的な定数のバラツキがないものとすると、リフ
アレンス側インバータのトランジスタT1，T3と
非リフアレンス側インバータのトランジスタT2，
T4とは同じ動作状態にあり、従つてリフアレン
ス側インバータおよび非リフアレンス側インバー
タに流れる電流は等しくなる。それ故、第１のセ
ンスアンプにおける第１の出力電圧に相当する接
続ノード電圧V01および第２の出力電圧VOUT2も共
に電圧V00に等しく、すなわち、 V01＝VOUT2＝V00 となる。
次いで時刻t1において、第１の入力電圧VIN1は
変化せず、第２の入力電圧VIN2が微小電圧ΔVIO
（ただしΔVIO＞Ｏ）だけ高くなる。すなわち、 VIN1＝VIO VIN2＝VIO＋ΔVIO となるとする。このとき非リフアレンス側インバ
ータのしきい値は第１の入力電圧VIN1すなわち電
圧VIOに設定されているため、第２の出力電圧
VOUT2は電圧V00より急速に低くなる。このように
して、第１および第２の入力電圧VIN1，VIN2の微
小な電位差が拡大され、第１の出力電圧に相当す
る接続ノード電圧V01と第２の出力電圧VOUT2との
大きな電位差となり、センスアンプとしての動作
を行なう。
変化せず、第２の入力電圧VIN2が微小電圧ΔVIO
（ただしΔVIO＞Ｏ）だけ高くなる。すなわち、 VIN1＝VIO VIN2＝VIO＋ΔVIO となるとする。このとき非リフアレンス側インバ
ータのしきい値は第１の入力電圧VIN1すなわち電
圧VIOに設定されているため、第２の出力電圧
VOUT2は電圧V00より急速に低くなる。このように
して、第１および第２の入力電圧VIN1，VIN2の微
小な電位差が拡大され、第１の出力電圧に相当す
る接続ノード電圧V01と第２の出力電圧VOUT2との
大きな電位差となり、センスアンプとしての動作
を行なう。
ところで、第１のセンスアンプの増幅率を大き
く保つには、時刻t0においてトランジスタT21，
T22，T23，T24が飽和領域で動作することが望ま
しい。トランジスタT25をアース電圧VSS側に設
けることにより、第１および第２の入力電圧
VIN1，VIN2に対してトランジスタT21，T22，
T23，T24が飽和領域で動作するためのパラメー
タ設定のためのマージンを大きくすることができ
る。この効果を強めるためにトランジスタT25が
定電流または飽和領域で動作するようにトランジ
スタT25のゲート電圧Vaを電源電圧VDDよりも低
い電位に設定してもよいが簡便にゲート電圧Va
を電源電圧VDDに設定しても効果は大きい。また
ゲート電圧Vaを変化させることにより、トラン
ジスタT25を第１のセンスアンプをオン・オフさ
せるスイツチとして使用し、第１のセンスアンプ
を使用しないときは第１のセンスアンプの直流パ
スをカツトオフし、第１のセンスアンプの消費電
流を節約することもできる。
く保つには、時刻t0においてトランジスタT21，
T22，T23，T24が飽和領域で動作することが望ま
しい。トランジスタT25をアース電圧VSS側に設
けることにより、第１および第２の入力電圧
VIN1，VIN2に対してトランジスタT21，T22，
T23，T24が飽和領域で動作するためのパラメー
タ設定のためのマージンを大きくすることができ
る。この効果を強めるためにトランジスタT25が
定電流または飽和領域で動作するようにトランジ
スタT25のゲート電圧Vaを電源電圧VDDよりも低
い電位に設定してもよいが簡便にゲート電圧Va
を電源電圧VDDに設定しても効果は大きい。また
ゲート電圧Vaを変化させることにより、トラン
ジスタT25を第１のセンスアンプをオン・オフさ
せるスイツチとして使用し、第１のセンスアンプ
を使用しないときは第１のセンスアンプの直流パ
スをカツトオフし、第１のセンスアンプの消費電
流を節約することもできる。
しかしながら上記第１のセンスアンプだけの単
純なカレントミラー型センスアンプにおいては次
のような動作速度についての問題がある。時刻t0
における第１および第２の入力電圧VIN1，VIN2が
共に電圧VIOに等しい状態、すなわち VIN1＝VIN2＝VIO の状態から、時刻t1において第２の入力電圧VIN2
だけが微小電圧ΔVIO高くなる。すなわち VIN1＝VIO VIN2＝VIO＋ΔVIO の状態に変化する場合、非リフアレンス側インバ
ータのしきい値が電圧VIOに設定されているため、
第２の出力電圧VOUT2は急速に低下する。ところ
が時刻t1において、第２の入力電圧VIN2は変化せ
ず、第１の入力電圧VIN1が微小電圧ΔVIOだけ高
くなる場合、すなわち、 VIN1＝VIO＋ΔVIO VIN2＝VIO の状態に変化する場合、インバータの負荷曲線か
ら明らかなように、リフアレンス側インバータの
第１の出力電圧に相当する接続ノード電圧V01の
変化は小さい。そしてこのリフアレンス側インバ
ータの第１の出力電圧に相当する接続ノード電圧
V01の変化、すなわちリフアレンス電位の変化に
より、最終的には非リフアレンス側インバータの
しきい値が電圧VIOから電圧（VIO＋ΔVIO）に変
化し、これによつて第２の出力VOUT2が急速に上
昇する。このようにまずリフアレンス側インバー
タが変化した後、次に非リフアレンス側インバー
タが変化するという過程を通るため、センスアン
プの動作速度が遅くなるという問題がある。
純なカレントミラー型センスアンプにおいては次
のような動作速度についての問題がある。時刻t0
における第１および第２の入力電圧VIN1，VIN2が
共に電圧VIOに等しい状態、すなわち VIN1＝VIN2＝VIO の状態から、時刻t1において第２の入力電圧VIN2
だけが微小電圧ΔVIO高くなる。すなわち VIN1＝VIO VIN2＝VIO＋ΔVIO の状態に変化する場合、非リフアレンス側インバ
ータのしきい値が電圧VIOに設定されているため、
第２の出力電圧VOUT2は急速に低下する。ところ
が時刻t1において、第２の入力電圧VIN2は変化せ
ず、第１の入力電圧VIN1が微小電圧ΔVIOだけ高
くなる場合、すなわち、 VIN1＝VIO＋ΔVIO VIN2＝VIO の状態に変化する場合、インバータの負荷曲線か
ら明らかなように、リフアレンス側インバータの
第１の出力電圧に相当する接続ノード電圧V01の
変化は小さい。そしてこのリフアレンス側インバ
ータの第１の出力電圧に相当する接続ノード電圧
V01の変化、すなわちリフアレンス電位の変化に
より、最終的には非リフアレンス側インバータの
しきい値が電圧VIOから電圧（VIO＋ΔVIO）に変
化し、これによつて第２の出力VOUT2が急速に上
昇する。このようにまずリフアレンス側インバー
タが変化した後、次に非リフアレンス側インバー
タが変化するという過程を通るため、センスアン
プの動作速度が遅くなるという問題がある。
上記問題を解決し、高速動作を行なうために、
第２図に示されるように、２個の並列に設けられ
たセンスアンプを接続して１個のセンスアンプと
して使用することが提案されている。既に説明し
た第１のセンスアンプの右側に設けられている第
２のセンスアンプは、第１のセンスアンプと同様
の回路構成となつている。すなわち、第２のセン
スアンプを構成するトランジスタT31，T32，…，
T35はそれぞれ第１のセンスアンプのトランジス
タT21，T22，…，T25に対応しており、それらの
トランジスタ間の接続もまた同一である。さらに
電源電圧VDDおよびアース電圧VSSとの接続も同
様に対応している。
第２図に示されるように、２個の並列に設けられ
たセンスアンプを接続して１個のセンスアンプと
して使用することが提案されている。既に説明し
た第１のセンスアンプの右側に設けられている第
２のセンスアンプは、第１のセンスアンプと同様
の回路構成となつている。すなわち、第２のセン
スアンプを構成するトランジスタT31，T32，…，
T35はそれぞれ第１のセンスアンプのトランジス
タT21，T22，…，T25に対応しており、それらの
トランジスタ間の接続もまた同一である。さらに
電源電圧VDDおよびアース電圧VSSとの接続も同
様に対応している。
そして、第１のセンスアンプのリフアレンス側
インバータのトランジスタT23のゲートと第２の
センスアンプの非リフアレンス側インバータのト
ランジスタT34のゲートとが接続されて、共に第
１の入力電圧VIN1が入力され、第１のセンスアン
プの非リフアレンス側インバータのトランジスタ
T24のゲートと第２のセンスアンプのリフアレン
ス側インバータのトランジスタT33のゲートとが
接続されて、共に第２の入力電圧VIN2が入力され
ている。また第１のセンスアンプの非リフアレン
ス側インバータのトランジスタT22とトランジス
タT24との接続ノードから第２の出力電圧VOUT2が
出力されているのに対して、第２のセンスアンプ
の非リフアレンス側インバータのトランジスタ
T32とトランジスタT34との接続ノードから第１
の出力電圧VOUT1が出力されている。
インバータのトランジスタT23のゲートと第２の
センスアンプの非リフアレンス側インバータのト
ランジスタT34のゲートとが接続されて、共に第
１の入力電圧VIN1が入力され、第１のセンスアン
プの非リフアレンス側インバータのトランジスタ
T24のゲートと第２のセンスアンプのリフアレン
ス側インバータのトランジスタT33のゲートとが
接続されて、共に第２の入力電圧VIN2が入力され
ている。また第１のセンスアンプの非リフアレン
ス側インバータのトランジスタT22とトランジス
タT24との接続ノードから第２の出力電圧VOUT2が
出力されているのに対して、第２のセンスアンプ
の非リフアレンス側インバータのトランジスタ
T32とトランジスタT34との接続ノードから第１
の出力電圧VOUT1が出力されている。
このことにより、時刻t0における
VIN1＝VIN2＝VIO
の状態から、時刻t1における
VIN1＝VIO
VIN2＝VIN＋ΔVIO
の状態に変化する場合、既に述べたように、第１
のセンスアンプの第２の出力電圧VOUT2が急速に
低下する一方、逆に、時刻t1において VIN1＝VIN＋ΔVIO VIN2＝VIO の状態に変化する場合には、第２のセンスアンプ
の第１の出力電圧VOUT1が急速に低下する。この
ため、第１および第２の入力電圧VIN1，VIN2のど
ちらが変化しても高速なセンスアンプ動作が可能
となる。
のセンスアンプの第２の出力電圧VOUT2が急速に
低下する一方、逆に、時刻t1において VIN1＝VIN＋ΔVIO VIN2＝VIO の状態に変化する場合には、第２のセンスアンプ
の第１の出力電圧VOUT1が急速に低下する。この
ため、第１および第２の入力電圧VIN1，VIN2のど
ちらが変化しても高速なセンスアンプ動作が可能
となる。
従つて、最近においては、２個の単純なカレン
トミラー型センスアンプを接続して１個のセンス
アンプとしたものが、高速スタテイツクRAMま
たは高速ロジツクデバイスに使用されることが多
い。
トミラー型センスアンプを接続して１個のセンス
アンプとしたものが、高速スタテイツクRAMま
たは高速ロジツクデバイスに使用されることが多
い。
（発明が解決しようとする問題点）
しかしながら、上記２個のセンスアンプが接続
されて形成されたカレントミラー型センスアンプ
は、実質的にセンスアンプの数が２倍になるため
に、消費電流特にDC（Direct Curent）消費電流
が２倍になるという問題がある。例えば８ビツト
のような多ビツト構成のスタテイツクRAMにお
いては、例えば最終段のセンスアンプとして８個
が必要となり、多段構成のセンスアンプをとる場
合、センスアンプの数はさらに多くなり、センス
アンプのDC電流がかなりの部分を占めることに
なる。このような状態においてセンスアンプの消
費電流が２倍に増えることは致命的な欠点であ
り、それ故消費電流を抑制するために動作速度が
抑えられてしまうという問題が生ずる例が多い。
されて形成されたカレントミラー型センスアンプ
は、実質的にセンスアンプの数が２倍になるため
に、消費電流特にDC（Direct Curent）消費電流
が２倍になるという問題がある。例えば８ビツト
のような多ビツト構成のスタテイツクRAMにお
いては、例えば最終段のセンスアンプとして８個
が必要となり、多段構成のセンスアンプをとる場
合、センスアンプの数はさらに多くなり、センス
アンプのDC電流がかなりの部分を占めることに
なる。このような状態においてセンスアンプの消
費電流が２倍に増えることは致命的な欠点であ
り、それ故消費電流を抑制するために動作速度が
抑えられてしまうという問題が生ずる例が多い。
本発明は上記事情を考慮してなされたもので、
センスアンプの動作速度をセンスアンプの動作速
度を低下させることなく消費電流を抑制したカレ
ントミラー型センスアンプを提供することを目的
とする。
センスアンプの動作速度をセンスアンプの動作速
度を低下させることなく消費電流を抑制したカレ
ントミラー型センスアンプを提供することを目的
とする。
（問題点を解決するための手段）
本発明によるカレントミラー型センスアンプ
は、第１の入力端が第１のセンスアンプのリフア
レンス側インバータの入力および第２のセンスア
ンプの非リフアレンス側インバータの入力に接続
され、第２の入力端が前記第１のセンスアンプの
非リフアレンス側インバータの入力および前記第
２のセンスアンプのリフアレンス側インバータの
入力に接続され、第１の出力端が前記第２のセン
スアンプの非リフアレンス側インバータの出力に
接続され、第２の出力端が前記第２のセンスアン
プの非リフアレンス側インバータの出力に接続さ
れたカレントミラー型センスアンプにおいて、前
記第１および第２のセンスアンプのリフアレンス
側インバータを構成する第１群のトランジスタの
チヤネル幅とチヤネル長との比が、前記第１およ
び第２のセンスアンプの比リフアレンス側インバ
ータを構成する第２群のトランジスタのチヤネル
幅とチヤネル長との比に対してほぼ一率に比例縮
小された値であることを特徴とする。
は、第１の入力端が第１のセンスアンプのリフア
レンス側インバータの入力および第２のセンスア
ンプの非リフアレンス側インバータの入力に接続
され、第２の入力端が前記第１のセンスアンプの
非リフアレンス側インバータの入力および前記第
２のセンスアンプのリフアレンス側インバータの
入力に接続され、第１の出力端が前記第２のセン
スアンプの非リフアレンス側インバータの出力に
接続され、第２の出力端が前記第２のセンスアン
プの非リフアレンス側インバータの出力に接続さ
れたカレントミラー型センスアンプにおいて、前
記第１および第２のセンスアンプのリフアレンス
側インバータを構成する第１群のトランジスタの
チヤネル幅とチヤネル長との比が、前記第１およ
び第２のセンスアンプの比リフアレンス側インバ
ータを構成する第２群のトランジスタのチヤネル
幅とチヤネル長との比に対してほぼ一率に比例縮
小された値であることを特徴とする。
（作用）
本発明によるカレントミラー型センスアンプ
は、第１および第２のセンスアンプのリフアレン
ス側インバータを構成する第１群のトランジスタ
のチヤネル幅とチヤネル長との比が第２群のトラ
ンジスタのチヤネル幅とチヤネル長との比に対し
て一定の比率で縮小されているために、センスア
ンプの動作速度をそれ程低下させることなく、リ
フアレンス側インバータの消費電流を減少させ、
従つてセンスアンプの消費電流を減少させること
ができる。
は、第１および第２のセンスアンプのリフアレン
ス側インバータを構成する第１群のトランジスタ
のチヤネル幅とチヤネル長との比が第２群のトラ
ンジスタのチヤネル幅とチヤネル長との比に対し
て一定の比率で縮小されているために、センスア
ンプの動作速度をそれ程低下させることなく、リ
フアレンス側インバータの消費電流を減少させ、
従つてセンスアンプの消費電流を減少させること
ができる。
（実施例）
本発明の一実施例によるカレントミラー型セン
スアンプの回路図を第１図に示す。第１図におい
て、２個の並列に設けられたセンスアンプが接続
されて１個のカレントミラー型センスアンプを形
成している。左側の第１のセンスアンプはＰチヤ
ネルMOSトランジスタT1およびＮチヤネルMOS
トランジスタT3からなるCMOSインバータと、
ＰチヤネルMOSトランジスタT2およびＮチヤネ
ルMOSトランジスタT4からなるCMOSインバー
タと、ＮチヤネルMOSトランジスタT5とから構
成されている。また右側の第２のセンスアツプは
ＰチヤネルMOSトランジスタT11およびＮチヤネ
ルMOSトランジスタT13からなるCMOSインバ
ータと、ＰチヤネルMOSトランジスタT12および
ＮチヤネルMOSトランジスタ１４からなる
CMOSインバータと、ＮチヤネルMOSトランジ
スタT15とから構成されている。
スアンプの回路図を第１図に示す。第１図におい
て、２個の並列に設けられたセンスアンプが接続
されて１個のカレントミラー型センスアンプを形
成している。左側の第１のセンスアンプはＰチヤ
ネルMOSトランジスタT1およびＮチヤネルMOS
トランジスタT3からなるCMOSインバータと、
ＰチヤネルMOSトランジスタT2およびＮチヤネ
ルMOSトランジスタT4からなるCMOSインバー
タと、ＮチヤネルMOSトランジスタT5とから構
成されている。また右側の第２のセンスアツプは
ＰチヤネルMOSトランジスタT11およびＮチヤネ
ルMOSトランジスタT13からなるCMOSインバ
ータと、ＰチヤネルMOSトランジスタT12および
ＮチヤネルMOSトランジスタ１４からなる
CMOSインバータと、ＮチヤネルMOSトランジ
スタT15とから構成されている。
そしてトランジスタT1，T2，T11，T12はそれ
ぞれ電源電圧VDDに接続されている。トランジス
タT3，T4はそれぞれトランジスタT5を介してチ
ツプ内でのアース電圧VSSに接続され、トランジ
スタT13，T14はそれぞれトランジスタT15を介し
てアース電圧VSSに接続されている。ここで電源
電圧VDDは例えば5Vであり、アース電圧VSSは例
えば0Vである。トランジスタT1のゲートおよび
トランジスタT2のゲートは共に、トランジスタ
T1とトランジスタT3との接続ノードに接続され、
トランジスタT11のゲートおよびトランジスタ
T12のゲートは共に、トランジスタT11とトラン
ジスタT13との接続ノードに接続されている。ト
ランジスタT5，T15のゲートにはそれぞれ電圧Va
が印加されている。
ぞれ電源電圧VDDに接続されている。トランジス
タT3，T4はそれぞれトランジスタT5を介してチ
ツプ内でのアース電圧VSSに接続され、トランジ
スタT13，T14はそれぞれトランジスタT15を介し
てアース電圧VSSに接続されている。ここで電源
電圧VDDは例えば5Vであり、アース電圧VSSは例
えば0Vである。トランジスタT1のゲートおよび
トランジスタT2のゲートは共に、トランジスタ
T1とトランジスタT3との接続ノードに接続され、
トランジスタT11のゲートおよびトランジスタ
T12のゲートは共に、トランジスタT11とトラン
ジスタT13との接続ノードに接続されている。ト
ランジスタT5，T15のゲートにはそれぞれ電圧Va
が印加されている。
またカレントミラー型センスアンプの第１の入
力電圧VIN1はトランジスタT3のゲートおよびト
ランジスタT14のゲートにそれぞれ入力され、第
２の入力電圧VIN2はトランジスタT4のゲートお
よびトランジスタT13のゲートにそれぞれ入力さ
れる。カレントミラー型センスアンプの第１の出
力電圧VOUT1はトランジスタT12とトランジスタ
T14との接続ノードから出力され、第２の出力電
圧VOUT2はトランジスタT2とトランジスタT4との
接続ノードから出力される。
力電圧VIN1はトランジスタT3のゲートおよびト
ランジスタT14のゲートにそれぞれ入力され、第
２の入力電圧VIN2はトランジスタT4のゲートお
よびトランジスタT13のゲートにそれぞれ入力さ
れる。カレントミラー型センスアンプの第１の出
力電圧VOUT1はトランジスタT12とトランジスタ
T14との接続ノードから出力され、第２の出力電
圧VOUT2はトランジスタT2とトランジスタT4との
接続ノードから出力される。
ここでトランジスタT1，T3から構成されるイ
ンバータおよびトランジスタT11，T13から構成
されるインバータは、それぞれトランジスタT2
およびトランジスタT12のゲート電位を設定する
リフアレンス電圧設定用のインバータ、すなわち
リフアレンス側インバータであり、またトランジ
スタT2，T4から構成されるインバータおよびト
ランジスタT12，T14から構成されるインバータ
は、それぞれ非リフアレンス側インバータであ
る。
ンバータおよびトランジスタT11，T13から構成
されるインバータは、それぞれトランジスタT2
およびトランジスタT12のゲート電位を設定する
リフアレンス電圧設定用のインバータ、すなわち
リフアレンス側インバータであり、またトランジ
スタT2，T4から構成されるインバータおよびト
ランジスタT12，T14から構成されるインバータ
は、それぞれ非リフアレンス側インバータであ
る。
本実施例に用いられるトランジスタは、そのチ
ヤネル長Ｌが全てのトランジスタT1，T2，…，
T5，T11，T12，…，T15においてそれぞれ同じ長
さであり、例えばＬ＝1.0μmである。またそのチ
ヤネル幅Ｗは、非リフアレンス側インバータのト
ランジスタT2，T4，T12，T14が例えばＷ＝20μm
であるのに対して、リフアレンス側インバータの
トランジスタT1，T3，T11，T13が一定の比率ａ
で縮小されており、例えばａ＝1/10の場合、それ
ぞれＷ＝2μmであることに特徴がある。さらにト
ランジスタT5，T15のチヤネル幅Ｗも（１＋
ａ）／２の比率で縮小されており、Ｗ＝10μmで
ありかつａ＝1/10の場合、Ｗ＝5.5μmである。
ヤネル長Ｌが全てのトランジスタT1，T2，…，
T5，T11，T12，…，T15においてそれぞれ同じ長
さであり、例えばＬ＝1.0μmである。またそのチ
ヤネル幅Ｗは、非リフアレンス側インバータのト
ランジスタT2，T4，T12，T14が例えばＷ＝20μm
であるのに対して、リフアレンス側インバータの
トランジスタT1，T3，T11，T13が一定の比率ａ
で縮小されており、例えばａ＝1/10の場合、それ
ぞれＷ＝2μmであることに特徴がある。さらにト
ランジスタT5，T15のチヤネル幅Ｗも（１＋
ａ）／２の比率で縮小されており、Ｗ＝10μmで
ありかつａ＝1/10の場合、Ｗ＝5.5μmである。
次に動作を説明する。第１のセンスアンプのリ
フアレンス側インバータによつて、第１のセンス
アンプの非リフアレンス側インバータのしきい値
が第１の入力電圧VIN1に等しくなり、また第２の
センスアンプリフアレンス側インバータによつ
て、第２のセンスアンプの非リフアレンス側イン
バータのしきい値が第２の入力電圧VIN2に等しく
なるように設定されている。ここで第１の入力電
圧VIN1は第２の入力電圧VIN2とほぼ等しく、すな
わち、 VIN1≒VIN2 であり、その電位差は通常きわめて小さく、例え
ば10〜50mVである。
フアレンス側インバータによつて、第１のセンス
アンプの非リフアレンス側インバータのしきい値
が第１の入力電圧VIN1に等しくなり、また第２の
センスアンプリフアレンス側インバータによつ
て、第２のセンスアンプの非リフアレンス側イン
バータのしきい値が第２の入力電圧VIN2に等しく
なるように設定されている。ここで第１の入力電
圧VIN1は第２の入力電圧VIN2とほぼ等しく、すな
わち、 VIN1≒VIN2 であり、その電位差は通常きわめて小さく、例え
ば10〜50mVである。
さて時刻t0における第１および第２の入力電圧
VIN1，VIN2が VIN1＝VIN2＝VIO である初期状態から、時刻t1において第１および
第２の入力電圧VIN1，VIN2が VIN1＝VIO VIN2＝VIO＋ΔVIO の状態に変化する場合には、第１のセンスアンプ
の第２の出力電圧VOUT2が急速に低下し、また逆
に、時刻t1において第１および第２の入力電圧
VIN1，VIN2が VIN1＝VIO＋ΔVIO VIN2＝VIO の状態に変化する場合には、第２のセンスアンプ
の第１の出力電圧VIN1が急速に低下する。こうし
て、第１および第２の入力電圧VIN1，VIN2のどち
らが変化しても高速でセンスアンプ動作を行な
う。
VIN1，VIN2が VIN1＝VIN2＝VIO である初期状態から、時刻t1において第１および
第２の入力電圧VIN1，VIN2が VIN1＝VIO VIN2＝VIO＋ΔVIO の状態に変化する場合には、第１のセンスアンプ
の第２の出力電圧VOUT2が急速に低下し、また逆
に、時刻t1において第１および第２の入力電圧
VIN1，VIN2が VIN1＝VIO＋ΔVIO VIN2＝VIO の状態に変化する場合には、第２のセンスアンプ
の第１の出力電圧VIN1が急速に低下する。こうし
て、第１および第２の入力電圧VIN1，VIN2のどち
らが変化しても高速でセンスアンプ動作を行な
う。
このとき非リフアレンス側インバータのトラン
ジスタT2，T4，T12，T14のチヤネル幅Ｗとチヤ
ネル長Ｌとの比Ｗ／Ｌは、その値が大きくなる程
センスアンプの出力のノードに対する電流駆動能
力が大きくなり、センスアンプの動作速度が速く
なる。また第１および第２のセンスアンプのリフ
アレンス側インバータには出力ノードが接続して
いないため、負荷が軽く、リフアレンス側インバ
ータは大きな電流駆動能力を必要としない。
ジスタT2，T4，T12，T14のチヤネル幅Ｗとチヤ
ネル長Ｌとの比Ｗ／Ｌは、その値が大きくなる程
センスアンプの出力のノードに対する電流駆動能
力が大きくなり、センスアンプの動作速度が速く
なる。また第１および第２のセンスアンプのリフ
アレンス側インバータには出力ノードが接続して
いないため、負荷が軽く、リフアレンス側インバ
ータは大きな電流駆動能力を必要としない。
ところでリフアレンス側インバータを構成する
トランジスタT1，T3，T11，T13のチヤネル幅Ｗ
とチヤネル長Ｌとの比Ｗ／Ｌは、Ｗ／Ｌ＝２であ
り、非リフアレンス側インバータを構成するトラ
ンジスタT2，T4，T12，T14のチヤネル幅Ｗとチ
ヤネル長Ｌとの比Ｗ／Ｌは、Ｗ／Ｌ＝20である。
それ故、トランジスタT1，T3，T11，T13のチヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌが、トラン
ジスタT2，T4，T12，T14のチヤネル幅Ｗとチヤ
ネル長Ｌとの比Ｗ／Ｌに対して縮小されている比
率ａは、ａ＝1/10である。
トランジスタT1，T3，T11，T13のチヤネル幅Ｗ
とチヤネル長Ｌとの比Ｗ／Ｌは、Ｗ／Ｌ＝２であ
り、非リフアレンス側インバータを構成するトラ
ンジスタT2，T4，T12，T14のチヤネル幅Ｗとチ
ヤネル長Ｌとの比Ｗ／Ｌは、Ｗ／Ｌ＝20である。
それ故、トランジスタT1，T3，T11，T13のチヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌが、トラン
ジスタT2，T4，T12，T14のチヤネル幅Ｗとチヤ
ネル長Ｌとの比Ｗ／Ｌに対して縮小されている比
率ａは、ａ＝1/10である。
リフアレンス側インバータのトランジスタT1，
T3，T11、T13のチヤネル幅Ｗとチヤネル長Ｌと
の比Ｗ／ＬがＷ／Ｌ＝２であつても、センスアン
プの動作速度および感度がそれ程低化することは
ない。しかし、インバータの消費電流および電流
駆動能力はトランジスタのチヤネル幅Ｗとチヤネ
ル長Ｌとの比Ｗ／Ｌに比例するため、トランジス
タT1，T3，T11，T13のチヤネル幅Ｗとチヤネル
長Ｌとの比Ｗ／Ｌが比率ａ＝1/10だけ縮小してい
るのに比例して、リフアレンス側インバータの消
費電流も比率ａだけ減少する。従つて、センスア
ンプの消費電流も比率（１＋ａ）／２だけ減少す
る。
T3，T11、T13のチヤネル幅Ｗとチヤネル長Ｌと
の比Ｗ／ＬがＷ／Ｌ＝２であつても、センスアン
プの動作速度および感度がそれ程低化することは
ない。しかし、インバータの消費電流および電流
駆動能力はトランジスタのチヤネル幅Ｗとチヤネ
ル長Ｌとの比Ｗ／Ｌに比例するため、トランジス
タT1，T3，T11，T13のチヤネル幅Ｗとチヤネル
長Ｌとの比Ｗ／Ｌが比率ａ＝1/10だけ縮小してい
るのに比例して、リフアレンス側インバータの消
費電流も比率ａだけ減少する。従つて、センスア
ンプの消費電流も比率（１＋ａ）／２だけ減少す
る。
またトランジスタT5，T15のチヤネル幅Ｗとチ
ヤネル長との比Ｗ／Ｌも、センスアンプの消費電
流が減少する分だけすなわち比率（１＋ａ）／２
だけ縮小することが望ましい。比率（１＋ａ）／
２にａ＝1/10を代入すると0.55となる。それ故、
従来例においては、チヤネル幅Ｗ＝10μ、チヤネ
ル長Ｌ＝1.0μであつたトランジスタT5，T15が本
実施例においてはチヤネル幅Ｗ＝5.5μ、チヤネル
長Ｌ＝1.0μとなつている。
ヤネル長との比Ｗ／Ｌも、センスアンプの消費電
流が減少する分だけすなわち比率（１＋ａ）／２
だけ縮小することが望ましい。比率（１＋ａ）／
２にａ＝1/10を代入すると0.55となる。それ故、
従来例においては、チヤネル幅Ｗ＝10μ、チヤネ
ル長Ｌ＝1.0μであつたトランジスタT5，T15が本
実施例においてはチヤネル幅Ｗ＝5.5μ、チヤネル
長Ｌ＝1.0μとなつている。
このようにセンスアンプの消費電流を大幅に減
少させる本実施例によるセンスアンプは、特に多
ビツト構成のスタテイツクRAMおよびロジツク
デバイスへの適用に大きな効果を有する。
少させる本実施例によるセンスアンプは、特に多
ビツト構成のスタテイツクRAMおよびロジツク
デバイスへの適用に大きな効果を有する。
なお上記実施例においてはリフアレンス側トラ
ンジスタT1，T3，T11，T13のチヤネル長Ｌは例
えばＬ＝1.0μmに固定し、チヤネル幅Ｗを従来例
のＷ＝20μmからＷ＝2μmに縮小させて、チヤネ
ル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを比例縮小さ
せたが、勿論チヤネル長Ｌの値を変化させてチヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを比例縮小
させてもよい。
ンジスタT1，T3，T11，T13のチヤネル長Ｌは例
えばＬ＝1.0μmに固定し、チヤネル幅Ｗを従来例
のＷ＝20μmからＷ＝2μmに縮小させて、チヤネ
ル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを比例縮小さ
せたが、勿論チヤネル長Ｌの値を変化させてチヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを比例縮小
させてもよい。
またチヤネル幅Ｗを縮小する際、チヤネル幅Ｗ
がきわめて小さいトランジスタの場合、プロセス
によつてはナロウチヤネル効果により特性変動が
起こることもあるので、その補正のために、チヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌが必ずしも
厳密に比例ａに従つて縮小されなくて多少比率ａ
からずれた値であつてもよい。
がきわめて小さいトランジスタの場合、プロセス
によつてはナロウチヤネル効果により特性変動が
起こることもあるので、その補正のために、チヤ
ネル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌが必ずしも
厳密に比例ａに従つて縮小されなくて多少比率ａ
からずれた値であつてもよい。
さらにまた、例えばトランジスタT1とトラン
ジスタT3との間、またはトランジスタT3とトラ
ンジスタT5との間にスイツチ用トランジスタを
設けるといつたリフアレンス側インバータおよび
非リフアレンス側インバータにスイツチ用トラン
ジスタが加わつた変形例においても、リフアレン
ス側インバータを構成するトランジスタのチヤネ
ル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを縮小すると
いう本発明の主旨を適用することができる。
ジスタT3との間、またはトランジスタT3とトラ
ンジスタT5との間にスイツチ用トランジスタを
設けるといつたリフアレンス側インバータおよび
非リフアレンス側インバータにスイツチ用トラン
ジスタが加わつた変形例においても、リフアレン
ス側インバータを構成するトランジスタのチヤネ
ル幅Ｗとチヤネル長Ｌとの比Ｗ／Ｌを縮小すると
いう本発明の主旨を適用することができる。
以上の通り本発明によれば、動作速度および感
度を損うことなく、センスアンプの消費電流を大
幅に減少させることができる。
度を損うことなく、センスアンプの消費電流を大
幅に減少させることができる。
第１図は本発明の一実施例によるカレントミラ
ー型センスアンプの回路図、第２図は従来のセン
スアンプの回路図である。 T1，T2，…，T5，T11，T12，…，T15，T21，
T22，…，T25，T31，T32，…，T35……トランジ
スタ，VDD……電源電圧、VSS……アース電圧、
VIN1，VIN2……入力電圧、VOUT1，VOUT2……出力
電圧、Va……印加電圧。
ー型センスアンプの回路図、第２図は従来のセン
スアンプの回路図である。 T1，T2，…，T5，T11，T12，…，T15，T21，
T22，…，T25，T31，T32，…，T35……トランジ
スタ，VDD……電源電圧、VSS……アース電圧、
VIN1，VIN2……入力電圧、VOUT1，VOUT2……出力
電圧、Va……印加電圧。
Claims (1)
- 【特許請求の範囲】 １ 並列に設けられた第１および第２のセンスア
ンプと、前記第１のセンスアンプのリフアレンス
側インバータの入力および前記第２のセンスアン
プの非リフアレンス側インバータの入力に接続さ
れた第１の入力端と、前記第１のセンスアンプの
非リフアレンス側インバータの入力および前記第
２のセンスアンプのリフアレンス側インバータの
入力に接続された第２の入力端と、前記第２のセ
ンスアンプの非リフアレンス側インバータの出力
に接続された第１の出力端と、前記第１のセンス
アンプの非リフアレンス側インバータの出力に接
続された第２の出力端とを有するカレントミラー
型センスアンプにおいて、 前記第１および第２のセンスアンプのリフアレ
ンス側インバータを構成する第１群のトランジス
タのチヤネル幅とチヤネル長との比の値が前記第
１および第２のセンスアンプの非リフアレンス側
インバータを構成する第２群のトランジスタのチ
ヤネル幅とチヤネル長との比の値に対してほぼ一
率に比例縮小された値であることを特徴とするカ
レントミラー型センスアンプ。 ２ 特許請求の範囲第１項記載のカレントミラー
型センスアンプにおいて、 前記第１群のトランジスタのチヤネル長は前記
第２群のトランジスタのチヤネル長と等しく、前
記第１群のトランジスタのチヤネル幅が前記第２
群のトランジスタのチヤネル幅に対してほぼ一率
に比例縮小された値であることを特徴とするカレ
ントミラー型センスアンプ。 ３ 特許請求の範囲第１項または第２項に記載の
カレントミラー型センスアンプにおいて、 前記第１群のトランジスタのチヤネル幅とチヤ
ネル長との比の比例縮小された値における縮小率
をａとした場合、 前記第１のセンスアンプのリフアレンス側イン
バータおよび非リフアレンス側インバータと接地
線とを接続する第３のトランジスタのチヤネル幅
とチヤネル長との比の値および前記第２のセンス
アンプのリフアレンス側インバータおよび非リフ
アレンス側インバータと接地線とを接続する第４
のトランジスタのチヤネル幅とチヤネル長との比
の値がほぼ（１＋ａ）／２に縮小された値である
ことを特徴とするカレントミラー型センスアン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176465A JPS6419820A (en) | 1987-07-15 | 1987-07-15 | Current mirror type sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62176465A JPS6419820A (en) | 1987-07-15 | 1987-07-15 | Current mirror type sense amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419820A JPS6419820A (en) | 1989-01-23 |
| JPH0439244B2 true JPH0439244B2 (ja) | 1992-06-29 |
Family
ID=16014158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62176465A Granted JPS6419820A (en) | 1987-07-15 | 1987-07-15 | Current mirror type sense amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6419820A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359808C (zh) * | 2004-04-21 | 2008-01-02 | 厦门优迅高速芯片有限公司 | 高速电流模式逻辑电路 |
| CN201855987U (zh) * | 2010-08-06 | 2011-06-08 | 武汉利德测控技术股份有限公司 | 长钢轨焊后除根瘤数控铣机床 |
-
1987
- 1987-07-15 JP JP62176465A patent/JPS6419820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6419820A (en) | 1989-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |