JPH0440519A - パイプライン情報処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、パイプライン処理方式によりブタ処理を行
うパイプライン情報処理回路に関する。

（従来の技術） 近年、ＲＩＳＣ（Ｒｅｄｕｃｅｄ ｕｃｔｉｏｎ　　Ｓｅｔ　　Ｃｏｍｐｕｔのプロセッサ
が普及しつつある。ＲＩ ツサの特徴として、処理がパイプライ でいることが挙げられる。

ｎ５ｒ ｅｒ）方式 典型的なＲＩＳＣ方式の命令実行パイプラインの例を説
明する。第４図は、従来のパイプライン情報処理回路の
ブロック図である。

このパイプライン情報処理回路は、命令フェッチ（Ｆス
テージ）、デコード（Ｄステージ）、処理実行（Ｅステ
ージ）、レジスタファイル３１へのライトバック（Ｗス
テージ）の４段パイプラインで動作しているものとする
。

Ｄステージでレジスタファイル３１がら読み出されたソ
ースデータは、このステージの最後で演算器３３の人力
レジスタ３５ａ、３５ｂにラッチされる。そして、Ｅス
テージの最後で演算結果が出力レジスタ３７に出力され
、Ｗステージの最後で演算結果がレジスタファイル３１
へ書き戻される。

また、データバス３０１．．３０３を介して演算器３３
の出力および出力レジスタ３７から１−っずつのデータ
のバイパスが行われる。このバイパスは、バイパス制御
部３９によって制御されている。

第５図に、バイパス制御部３つのブロック図を示す。

バイパス制御部３９の処理を、第６図に示すタイミング
チャートを参照して説明する。

実行フロー１では、Ｄステージで人力レジスタ３５ａ、
３５ｂにレジスタ番号ＦＯ，Ｆｌのブタを読み込み、Ｅ
ステージで行った演算結果を、Ｗステージでレジスタフ
ァイル３１内のレジスタ番号Ｆ２に書き戻す。実行フロ
ー２では、人力レジスタ３５ａにレジスタ番号Ｆ２のデ
ータを読み込み、入力レジスタ３５ｂにレジスタファイ
ル３１内のレジスタ番号Ｆ３のデータを読み込む。そし
て、演算結果をレジスタファイル３１内のレジスタ番号
Ｆ４に書き戻している。

実行フロー２でレジスタ番号Ｆ２のデータを読み込む際
、実行フロー１のＥステージのレジスタ番号Ｆ２の１つ
のデータが、データバス３０］を介して入力レジスタ３
５ａへバイパスされている。

このとき、レジスタ４１Ｅ、４１Ｗには、実行フロー１
の演算結果を書き戻すレジスタファイル３１内のレジス
タ番号（以下、ターゲットレジスタ番号と呼ぶ）が保持
されている。レジスタ４　１　Ｅに保持されているＥス
テージのターゲットレジスタ番号３０５は、比較器４３
によって実行フロー２のＤステージでラッチすべきデー
タのレジスタ番号３０７と比較される。

ターゲットレジスタ番号３０−５とレジスタ番号３０７
は共にＦ２であるため、一致信号３０９がプライオリテ
ィ判定器４５へ出力される。プライオリティ判定器４５
およびセレクタ４７により、Ｅステージのバイパスデー
タ３０１が選択されて人力レジスタ３５ａへバイパスさ
れる。

このように、現在パイプライン上に、レジスタ番号が一
致するデータが存在した場合、実行フロ２では実行フロ
ー１の演算結果がレジスタファイル３１に書き戻される
前に処理を開始することが出来る。

一方、演算器３３、入力レジスタ３５ａ，３５ｂ、およ
び出力レジスタ３７の構成は、第７図（Ａ）、（Ｂ）の
ようになっている。

第７図（Ａ）は、複数のデータを一括して処理する場合
が、第７図（Ｂ）は、各入力レジスタ３５ａ，３５ｂに
読み込まれた１つずつのデータを処理する場合が示され
ている。複数のデータを一括して処理する演算器３３の
例としては、特開昭６４−１４６３６がある。

従来のパイプライン情報処理回路に用いられていた演算
器３３は、１つずつのデータを処理することしかできな
かった。

（発明が解決しようとする課題） 従来のパイプライン情報処理回路は、データをバイパス
する際、−回の転送で１つのデータしか転送できない。

このため、演算器によって複数のデータを一括して処理
させることができなかった。また、レジスタファイルか
ら演算器にデータを供給する際や、レジスタファイルに
演算結果を格納する際にも、複数のレジスタにアクセス
しなければならなかった。これらにより、パイプライン
処理の効率が悪いという問題があった。

この問題を解決するため、複数のデータを高速に転送す
る場合、ターゲットレジスタ番号を保持するレジスタを
マルチパスポートにし、データバスの本数を増やして複
数のデータを並列に送る方法がある。しかしながら、こ
の方法では、レジスタの回路が複雑となり、バイパスの
本数が増加し、さらに比較器がデータ数に比例して多く
なることなどにより、バイパス制御部が大型化してしま
うという欠点がある。

そこでこの発明は、このような従来のη１情に鑑みてな
されたものであり、その目的とするところは、複数のデ
ータを同時に転送させることにより、複数のデータを一
括して演算させることが可能なパイプライン情報処理回
路を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明は、レジスタに保
持される複数のデータを一度に出力するレジスタ制御手
段と、複数のデータを一括して演算する演算手段と、こ
の演算手段から出力される演算結果と、前記レジスタ制
御手段がら出力されるデータとを比較し、次回の演算対
象にすべきデータを選択して前記演算手段へバイパス転
送するバイパス制御手段とから構成されている。

また、前記バイパス制御手段は、前記演算手段に入力さ
れた複数のデータそれぞれに対し、演算に使用されたデ
ータであるか否かを表す有効フラグを保持する有効フラ
グ保持手段と、前記演算手段の演算結果のレジスタ番号
と、次回の演算対象となるレジスタ番号とを比較する比
較手段と、この比較手段の比較結果が同一レジスタ番号
であり、前記有効フラグが演算に使用されたデータであ
ることを表した場合、前記演算手段から出力された演算
結果を次回の演算対象にすべきデータとして選択する選
択手段とを有した構成となっている。

（作用） 上記構成において、この発明は、演算器ニよって演算さ
れた結果のレジスタ番号と、次回の演算対象となるデー
タのレジスタ番号とを、比較器によって比較する。この
比較結果においてこれらのレジスタ番号が同一のレジス
タ番号であり、なおかつ有効フラグ保持手段に保持され
ている有効フラグが今回の演算に使用されたことを表す
ものであった場合、今回の演算結果を次回の演算対象に
すべきデータとして選択し、演算手段へバイパス転送す
る。

しかしながら、比較結果においてレジスタ番号が同一レ
ジスタ番号でないか、あるいは有効フラグが今回の演算
に使用されていないことを表すものであった場合、次回
の演算対象となるデータのレジスタ番号の付されたレジ
スタ内のデータを、次回の演算対象にすべきデータとし
て選択し、演算手段へ出力している。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１−図は、この発明のパイプライン情報処理回路の一
実施例の構成を示すブロック図である。

同図に示すパイプライン情報処理回路は、Ｆ（命令フェ
ッチ）ステージ、Ｄ（命令デコード）ステージ、Ｅ（処
理実行）ステージ、Ｗ（ライトバック）ステージの４段
のパイプライン処理を行うものである。

このパイプライン情報処理回路は、命令供給器１、バイ
パス制御部３、レジスタファイル５、セレクタ７ａ〜７
ｄ、演算器９、人力データレジスタＡ１人力データレジ
スタＢ、および出力データレジスタ１１から構成されて
いる。また、演算器９の出力にはバイパス１０１．．１
．０３が、出力データレジスタ］−１にはバイパス１．
０５，１０７か設けられており、各セレクタ７ａ〜７ｄ
に接続されている。

命令供給器１は、各サイクルのＤステージに、演算命令
信号］−０９を演算器９へ、ターゲットレジスタ番号１
１１、ｈｉｇｈ側有効フラグ］］３ａＳ　ｌｏｗ側有効
フラグ］１３ｂおよび出力ブタレジスタ番号］、１５ａ
、１１．５ｂをバイパス制御部３へ、さらに、出力デー
タレジスタ番号１１５ａ、１１５ｂをレジスタファイル
５へ出力するものである。

バイパス制御部３は、この発明の中心となるところであ
り、詳細は後述するが、次回演算を行う］　０ データのレジスタ番号と、現在パイプライン」二にある
データのレジスタ番号とを比較するところである。さら
に、バイパス制御部３は比較結果に基づき、次回演算す
るデータとしてパイプライン上のデータをバイパスして
使用させるか、あるいはレジスタファイル５内のデータ
を使用させるかのセレクタ制御信号１１７ａ〜１１７ｄ
を、セレクタ７ａ〜７ｄへ与えるものである。また、バ
イパス制御部３は、レジスタファイル５への書き込みレ
ジスタ番号１１９、Ｗステージデータの有効フラグ１２
１ａ　　１．２］、ｂを、レジスタファイル５へ出力し
ている。

セレクタ７ａ〜７ｄは、バイパス制御部３から与えられ
たセレクタ制御信号１］−７ａ〜１１７ｄに従い、演算
器９からバイパス１０１，１０３を介してバイパスされ
たデータ、出力データレジスタ１１からバイパス１．０
５，１０７を介してバイパスされたデータ、あるいはレ
ジスタファイル５内のデータのうち、いずれかのデータ
を選択するものである。さらにセレクタ７ａ〜７ｄは、
選択した選択データ１２３ａ〜１２３ｄを入力データレ
ジスタＡあるいは入力データレジスタＢへ転送するもの
である。

レジスタファイル５は、複数のレジスタから構成された
ファイルであり、それぞれのレジスタにはレジスタ番号
が付加されている。このレジスタファイル５は、出力ポ
ート５Ａ、出力ポート５Ｂ１人カポート５Ｃを有する３
ポート構成のもので、レジスタ幅及び各ポート幅は６４
ｂｉｔ（倍精度）である。レジスタファイル５を構成す
る各レジスタに、倍精度データを保持させる場合は６４
ｂｉｔ全てを使用し、単精度を保持させる場合には上位
（ｈｉｇｈ側）３２ｂｉｔ、下位（ｌｏｗ側）３２ｂｉ
ｔに分割してそれぞれ保持させる機能を有している。ま
た、出力ポート５Ａ、出力ポート５Ｂおよび人力ポート
５Ｃに接続されるデータバス幅は６４ｂｉｔである。出
力ポート５Ａおよび出力ポート５Ｂに接続されるデータ
バス１０８ａ〜１０８ｄは、セレクタ７ａ〜７ｄに入力
されている。

］　］ 演算器９は、入力データレジスタＡおよび入力データレ
ジスタＢから与えられたデータを演算し、出力データレ
ジスタ］１へ演算結果を出力するところである。この演
算器９は、単精度（３２ｂｉｔ）演算、倍精度（６４ｂ
ｉｔ）演算、および単精度演算を同時に２つ行う機能（
以下、単精度倍速演算と呼ぶ）を持つものである。

演算器９、入力データレジスタＡ１人力データレジスタ
Ｂ１および出力データレジスタ１１は、第７図（Ｂ）に
示した構成となっている。入力ゲ人力データレジスタデ
ータレジスタＢ１および出力データレジスタ］］は６４
ｂｉｔで構成されており、それぞれｈｉｇｈ側３２ｂｉ
ｔＳ　ｌｏｗ側３２ｂｉｔに分割されている。

単精度倍速演算は、入力データレジスタＡのｈｉｇｈ側
デー少データｂ　ｉ　ｔ）と、入力データレジスタＢの
ｈｉｇｈ側デー少データｂｉｔ）との演算を行なう。ま
た、同時に人力データレジスタＡのｌｏｗ側データ（３
２ｂ　ｉ　ｔ）と、人力データレジスタＢＯ１ｏｗ側デ
ータ（３２ｂ　ｉ　ｔ）との演算を行う。そして、入力
データのｈｉｇｈ側同士の演算結果は、出力データレジ
スタ１１のｈｉｇｈ側に出力し、入力データのｌｏｗ側
同士の演算結果は、出力データレジスタ１１のｌｏｗ側
に出力する機能を有している。

入力データレジスタＡ、Ｂへは、パイプラインのＤステ
ージでデータがラッチされ、出力データレジスタ１１へ
は、Ｅステージでラッチされる。

第２図に、バイパス制御部３の詳細なブロック図を示す
。

同図に示すバイパス制御部３は、レジスタ１３Ｅ、１．
３Ｗ、レジスタ１．５　ａ　〜１５　ｄ　、比較器１７
　ａ　＋１−７　ｄ、　ＡＮＤ回路１９ａ〜］９ｈおよ
びプライオリティ判定器２１ａ〜２１ｄより構成されて
いる。なお、セレクタ７ａ〜７ｄは、第１図に示したセ
レクタ７ａ〜７ｄと同一のものである。

レジスタ１．３　Ｅは、Ｅステージの入力データレジス
タＡあるいは入力データレジスタＢに入っているデータ
の処理結果に対応したターゲットレジスタ番号を保持す
るレジスタである。レジスタ］］　４ ３Ｗは、Ｗステージの出力デルタレジスタ１１に入って
いるデータに対応したターゲットレジスタ番号を保持す
るレジスタである。

レジスタ１５ａ　　］、５ｂは、Ｅステージのデータレ
ジスタに対し、そのデータのｈｉｇｈ側（３２ｂｉｔ）
、ｌｏｗ側（３２ｂ　ｉ　ｔ）のデータの有効フラグを
保持するレジスタである。同様にレジスタ］、５ｃ、１
５ｄは、Ｗステージの出力データレジスタ］１に入って
いるデータのｈｉｇｈ側、ｌｏｗ側のデータ有効フラグ
を保持するレジスタである。有効フラグは、ｈｉｇｈ側
デー少データＷ側データのうち演算で使用されている側
にバリッドビットが立つようになっている。

レジスタ１．３Ｅ　　１３Ｗおよびレジスタ］−５ａ〜
１．５　ｄは、Ｅ、Ｗの各ステージで処理データと同様
にパイプラインで流れて来るターゲットレジスタ番号と
データ有効フラグを保持するものである。また、各レジ
スタは、各ステージの最後にラッチを行う。

比較器１−７　ａ〜１７　ｄは、Ｄステージ中に命令供
給器１から送られてくる次回の演算で使用する入力デー
タのレジスタファイル５のレジスタ番号と、現在パイプ
ライン上にあるデータのターゲットレジスタ番号とを比
較する機能を有する。これにより、比較器１７ａ〜１７
ｄは、現在パイプライン上にあるデータが、次回の演算
で使用すべきデータか否かの判定を行っている。

比較器１７ａは、入力データレジスタＡへのソスデータ
のレジスタ番号１１５ａと、Ｅステジのターゲットレジ
スタ番号］２５Ｅとの比較を行うものである。比較器１
７ｂは、人力データレジスタＢへのソースデータのレジ
スタ番号］１５ｂと、ターゲットレジスタ番号１２５Ｅ
との比較を行うものである。同様に、比較器１．７ｃ、
１．７ｄは、ターゲットレジスタ番号１２５Ｗと、レジ
スタ番号１］５ａあるいは１１５ｂとの比較を行う。

ＡＮＤ回路１９　ａ　−１９ｈは、比較器］７ａ〜１７
ｄからの一致信号１２７ａ　〜１２７ｄと、ブタ有効フ
ラグ１２９ａ〜１２９ｄとの論理積を］　５ とるところである。すなわち、ＡＮＤ回路１．９　ａ〜
］、　９　ｈは、レジスタファイル５のレジスタ番号と
現在パイプライン上にあるデータのターゲットレジスタ
番号とが一致した場合、さらに、ｈｉｇｈ側あるいはｌ
ｏｗ側のデータが使用されているか否かを判断するもの
である。例えば、ＡＮＤ回路１９ａは、比較器１．７　
ａからの一致信号１２７ａと、Ｅステージのｈｉｇｈ側
デー少データ有効フラグ１２９ａ理積をとる。この結果
が有効な場合は、Ｅステージのデータのｈｉｇｈ側を入
力データレジスタＡヘバイパスするバイパス条件が成立
したことになる。また、ＡＮＤ回路］−９ｈは、一致信
号１２７ｄとＷステージのｌｏｗ側データ有効フラグ１
２９ｄとの論理積をとる。この結果が有効な場合は、Ｗ
ステージのデータのｌｏｗ側を入力データレジスタＢヘ
バイパスするバイパス条件が成立したことになる。

さらに、ＡＮＤ回路１−９　ａ　−１−９ｈは、条件が
成立したか否かのバイパス要求信号１３１ａ〜１３１、
　ｈをプライオリティ判定器２　］、　ａ　−２１−ｄ
へ送出する。

プライオリティ判定器２　］、　ａ〜２　］、　ｄは、
バイパス要求信号１３１ａ〜１３１ｈに基づき、レジス
タファイル５内のデータ、現在パイプライン上にあるＥ
ステージのデータ、および現在パイプライン上にあるＷ
ステージのデータの３つのデータのプライオリティを判
定するところである。プライオリティは、Ｅステージの
データが一番高く、Ｗステージのデータが次に高く、レ
ジスタファイル５内のデータが一番低いものとなってい
る。さらに、プライオリティ判定器２１−　ａ〜２］ｄ
は、判定結果に基づいて」二記３つのデータのうちの１
つを選択させるために、セレクタ７ａ〜７ｄヘセレクタ
制御信号１］７ａ〜１１７ｄをりえるものである。

例えば、プライオリティ判定器２１　ａは、Ｅステージ
からのバイパス要求信号１３１ａが有効ならば、優先的
にＥステージのｈ　ｉ　ｇ　ｈ　側バイパスデータ１０
１を選択させるためのセレクタ制御信号］１７ａをセレ
クタ７ａへ出力する。しかしながら、バイパス要求信号
］３］ａが無効でなおかつＷステージからのバイパス要
求信号］３］ｅが有効ならば、Ｗステージのｈｉｇｈ側
バイパスデタ］０５を選択させるためのセレクタ制御信
号１１７ａを出力する。さらに、バイパス要求信号１３
１ａ、１．３］、ｅが共に無効の場合は、レジスタファ
イル５内のデータ１０８ａを選択させるためのセレクタ
制御信号１１７ａを出力する。他のプライオリティ判定
器２　ｌ　ｂ〜２１ｄも同様に、判定されたプライオリ
ティに基づいたセレクタ制御信号１１７ｂ〜１］７ｄを
、セレクタ７ｂ〜７ｄへ出力する。

セレクタ７ａ〜７ｄは、セレクタ制御信号１］７ａ〜１
］７ｄに従い、レジスタファイル５内のデータ、Ｅステ
ージのデータ、およびＷステージのデータのうち１つの
データを選択するものである。さらに、セレクタ７８〜
７ｄは、選択した選択データ１２３ａ〜１２３ｄを入力
データレジスタＡあるいは入力データレジスタＢへ送出
するものである。例えば、セレクタ７ａは、セレクタ制
御信号］１７ａに従い、レジスタファイル５の出力ポー
ト５Ａからの読み出しデータのｈｉｇｈ側データ］、０
８ａＳＥステージのｈｉｇｈ側データ］、０１、Ｗステ
ージのｈｉｇｈ側データ］０５のうちの１つのデータを
選択する。そして、選択した選択データ１２３ａを入力
データレジスタＡのｈｉｇｈ側へ送出する。同様に、セ
レクタ７ｂ〜７ｄは、選択データ１２３ｂ〜１２３ｄを
入カデタレジスタＡのｌｏｗ側、入力データレジスタＢ
のｈｉｇｈ側、および入力データレジスタＢのｌｏｗ側
へそれぞれ送出する。

このように、この発明のパイプライン情報処理回路は構
成されており、次にバイパスの実行例を説明する。

実行例として、現在パイプライン中の実行フロー１で、
Ｅステージに単精度演算で格納するレジスタ番号Ｆ２の
データがあり、単精度倍速演算を行う実行フロー２て、
レジスタ番号Ｆ２とレジスタ番号Ｆ３に格納されたデー
タをソースとして演算を行い、レジスタファイル１］の
レジスタ番号１　つ Ｆ４に演算結果を書き戻す場合を例にとる。このとき、
実行フロー２において、レジスタ番号Ｆ２のデータを入
力データレジスタＡて使用する場合を考える。なお、実
行フロー］の前の命令はＮ。

Ｐであるとする。

第３図に、この実行例のタイミングチャートを示ず。

同図において、上部のタイミングチャートは単精度演算
を行う実行フロー１を、下部のタイミングチャートは単
精度倍速演算を行う実行フロー２をそれぞれ示している
。各タイミングチャートは、Ｆ、Ｄ、Ｅ、Ｗの各ステー
ジに分割されている。

データ２０１〜２０７は、それぞれ入力データレジスタ
ＡＯｈｉｇｈ側データ、人力データレジスタＡのｌｏｗ
側データ、入力データレジスタＢのｈｉｇｈ側デー少デ
ータび入力データレジスタＢのｌｏｗ側データを表して
いる。また、データ２０９．２１１は、Ｅステージのｈ
ｉｇｈ側デー少データｗ側データを表し、データ２１３
，２１５は、Ｗステージのｈｉｇｈ側デー少データｗ側
デ夕を表している。さらに、これらのタイミングチャー
トは、実行フロー］におけるＥステージのレジスタ番号
Ｆ２のｌｏｗ側データ２１］が、実行フロー２における
Ｄステージのｌｏｗ側にバイパスされていることを示し
ている。

このようなバイパスを行う際、バイパス制御回路３のレ
ジスタ番号１１５ａには、実行フロー２の入力データレ
ジスタＡのレジスタ番号Ｆ２が命令供給器１から送られ
てくる。同様に、レジスタ番号１１５ｂには、入力デー
タレジスタＢのレジスタ番号Ｆ３が送られてくる。次ス
テージでは、バイパス制御部３のＥステージでラッチさ
れるタゲットレジスタ番号１１１としてレジスタ番号Ｆ
４が命令供給器１より転送される。

出力データのデータ有効フラグ１．１．３ａ、１１３ｂ
としては、実行フロー２の演算が単精度倍速演算である
ため、ｈｉｇｈ側、ｌｏｗ側共に有効信号が送られる。

Ｅステージのレジスタ１３Ｅには、すてに実行フロー１
の演算結果であるターゲットレジスタ番号Ｆ２が保持さ
れている。また、実行フロー］がｌｏｗ側のみの単精度
演算であったため、レジスタ１５　ｂのみにバリッドピ
ッＩ・が立っている。

このような状態において、まず、レジスタ番号１］５ａ
とＥステージのターゲットレジスタ番号１２５Ｅとが、
比較器１７ａによって比較される。

レジスタ番号１１５ａとターゲットレジスタ番号１２５
Ｅとが共にＦ２であるので、比較器１７　ａからは有効
を意味する一致信号１２７ａがＡＮＤ回路１．９ａ、］
、９ｂへ出力される。

また、これと同時に、比較器１７ｂ〜］７ｄによる比較
も行われる。レジスタ番号１１５　ｂはＦ３であるため
、比較器］、　７　ｂからＡＮＤ回路１９ｃ、１９ｄへ
出力される一致信号１２７ｂは無効となる。さらに、Ｗ
ステージはＮＯＰであるため、比較器１．７ｃ、１７ｄ
から出力される一致信号１２７ｃ、１２７ｄも無効とな
る。

次に、一致信号］２７ａは、ＡＮＤ回路］９ａ。

］、　９　ｂによってデータ有効フラグ１２９ａあるい
は１２９ｂと論理積がとられる。データ有効フラグ１２
９ａ、１．２９ｂのうちｌｏｗ側のデータ有効フラグ１
２９ｂのみが有効であるため、ＡＮＤ回路１９　ｂにお
ける論理積の結果は有効となるが、ＡＮＤ回路１−９ａ
における論理積の結果は無効となる。これにより、ＡＮ
Ｄ回路１．９　ａからは無効を意味するバイパス要求信
号］３１ａかプライオリティ判定器２１ａへ出力され、
ＡＮＤ回路１９ｂからは有効を意味するバイパス要求信
号１３１ｂがプライオリティ判定器２１ｂへ出力される
。

比較器］７ｂ〜１７ｄから出力される一致信号１２７ｃ
、１２７ｄは全て無効であるため、ＡＮＤ回路１９ｃ〜
１９ｈから出力されるバイパス要求信号１３１ｃ〜１３
１ｈも全て無効となる。

プライオリティ判定器２１　ａ〜２１ｄでは、バイパス
要求信号］３１ａ〜１３１ｈに基づいてブタのプライオ
リティが判定される。バイパス要求信号］、３１ａ、１
３１ｅは共に無効であるため、プライオリティ判定器２
１ａによってレジスタファイル５内のデータのプライオ
リティが一番高いと判定される。さらに、プライオリテ
ィ判定器２１ａからは、レジスタファイル５内のデータ
１−０８ａを選択させるためのセレクタ制御信号１］７
ａがセレクタ７ａへ出力される。プライオリティ判定器
２１．　ｂでは、バイパス要求信号］３］ｂが有効なた
め、優先的にＥステージのｌｏｗ側デタが一番高いと判
定される。これにより、Ｅステジのｌｏｗ側バイパスデ
ータ１０３を選択させるためのセレクタ制御信号１１７
ｂがセレクタ７ｂへ出力される。

また、バイパス要求信号］、　３１　ｃ　、　　］−３
１−ｇ　。

１３１、ｄ、］、３１ｈが全て無効であるため、プライ
オリティ判定器２’ｌ−ｃ、２］−ｄからは、プライオ
リティ判定器２１　ａと同様にレジスタファイル５内の
データ１．０８ｃ、１０８ｄを選択させるためのセレク
タ制御信号１１７ｃ、１１．７ｄがセレクタ７ｃ、７ｄ
へ出力される。

セレクタ制御信号］１７ａを入力したセレクタ７ａによ
り、レジスタファイル５の出力ポート５Ａから読み出さ
れたレジスタ番号Ｆ２のｈｉｇｈ側データ］、　０８　
ａが選択される。さらに、セレクタフａからは、選択デ
ータ１２３ａが入力データレジスタＡのｈｉｇｈ側に送
出される。セレクタ７ｂにおいては、セレクタ制御信号
１１７ｂによってＥステージのｌｏｗ側バイパスデータ
１０３が選択され、この選択データ］２３ｂが人力デー
タレジスタＡのｌｏｗ側に送出される。

セレクタ７ｃ、７ｄでは、レジスタファイル５の出力ポ
ート５Ｂから読み出されたレジスタ番号Ｆ３のｈｉｇｈ
側デー少データ１０８ｃｗ側デタ１０８ｄが選択される
。そして、これらの選択データ１２３ｃ、１２３ｄが入
力データレジスタＢのｈｉｇｈ側およびｌｏｗ側に送出
される。

選択データ１２３ａ〜１２３ｄが送出されることにより
、実行フロー２の入力データレジスタＡＯｈｉｇｈ側に
はレジスタファイル５の出力ホトＡよりバイパスされた
データが、ｌｏｗ側にはＥステージのｌｏｗ側よりバイ
パスされたデータがラッチされる。また、入力データレ
ジスタＢには、ｈｉｇｈ側、ＩＯＷ側ともにレジスタフ
ァイル５の出力ポート５Ｂからの読み出しデータかうツ
チされる。

以」二のように、バイパス制御回路３によってバイパス
が行われる。

一方、パイプライン処理の最後には、レジスタファイル
５内の各レジスタにデータが書き戻される。この際、レ
ジスタファイル５内のどのレジスタにデータを書き戻す
かは、Ｗステージのターゲットレジスタ番号１２５Ｗ（
第１図中の１１９）と、ｈｉｇｈ側、ｌｏｗ側の有効フ
ラグ］２９ｃ］、２９ｄ（第１図中の１２１．ａ、１２
１−ｂ）が参照されて決定される。実行フロー］ではｌ
ｏｗ側のみが演算されたため、レジスタ番号Ｆ２のレジ
スタの内容はｈｉｇｈ側はそのまま保持され、ｌｏｗ側
は実行フロー１て演算された新しいデータに書き戻され
る。

このように、バイパス制御部３によってｈｉｇｈ側、ｌ
ｏｗ側のデータを同時にバイパスすることができる。

［発明の効果コ この発明のパイプライン情報処理回路によれば、レジス
タ番号が一致し、さらに、演算に使用されたデータであ
る場合のみ、演算結果を次回の演算対象となるデータと
して演算器へバイパス転送するようにした。これにより
、わずかな回路増で複数のデータを同時にバイパス転送
させ、複数のブタを一括して演算させることが可能とな
った。

【図面の簡単な説明】

第１図はこの発明のパイプライン情報処理回路の一実施
例を示すブロック図、第２図は第１図に示すバイパス制
御部およびセレクタの一実施例を示すブロック図、第３
図はこの発明のパイプライン情報処理回路によるパイプ
ライン処理の一実施例を示したタイミングチャート図、
第４図、第５図は従来のパイプライン情報処理回路、バ
イパス制御部およびセレクタを示すブロック図、第６図
は従来のパイプライン情報処理回路のパイプライン処理
を示すタイミングチャート図、第７図は第１図および第
４図に示す演算器のモデル図である。 ３・・・バイパス制御部 ５・・・レジスタファイル ７ａ〜７ｄ・・・セレクタ ９・・・演算器 Ａ、Ｂ・・入力データレジスタ ］１・・・出力データレジスタ １３Ｅ　　１３Ｗ、１５ａ−１，５ｄ−・・レジスタ１
、７　ａ〜１−７　ｄ・・・比較器

Claims (2)

【特許請求の範囲】
1. （１）レジスタに保持される複数のデータを一度に出力
   するレジスタ制御手段と、 複数のデータを一括して演算する演算手段と、この演算
   手段から出力される演算結果と、前記レジスタ制御手段
   から出力されるデータとを比較し、次回の演算対象にす
   べきデータを選択して前記演算手段へバイパス転送する
   バイパス制御手段と を有したことを特徴とするパイプライン情報処理回路。
2. （２）前記バイパス制御手段は、前記演算手段に入力さ
   れた複数のデータそれぞれに対し、演算に使用されたデ
   ータであるか否かを表す有効フラグを保持する有効フラ
   グ保持手段と、 前記演算手段の演算結果のレジスタ番号と、次回の演算
   対象となるレジスタ番号とを比較する比較手段と、 この比較手段の比較結果が同一レジスタ番号であり、前
   記有効フラグが演算に使用されたデータであることを表
   した場合、前記演算手段から出力された演算結果を次回
   の演算対象にすべきデータとして選択する選択手段と を有したことを特徴とする請求項（１）記載のパイプラ
   イン情報処理回路。