JPH0441439B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は先入れ先出し（FIFO）メモリシステ
ムに関するものであつて、特に複数個の“フオー
ルスルー（fall−through）”スタツクを有する高
速のFIFOメモリに関するものである。

第１図はFIFOメモリシステムのブロツク線図
であり、それは本発明のFIFOメモリシステムの
みならず、従来のFIFOメモリをも包含する様に
充分広範に描かれている。この総括的なFIFOメ
モリバツフア１０は、FIFOメモリ４を有してお
り、それは、夫々、入力ポート１を介してのデー
タの書込と出力ポート７を介してのデータの読出
とを同時的に行なうことを可能としている。更
に、FIFOプロトコールが、最初にメモリに書き
込まれ、次いでメモリから読み出されるデータに
課される。

入力制御論理２はFIFOメモリ４がその容量一
杯につめ込まれているか否かを表す情報をユーザ
へ供給し、且つFIFOメモリが更にデータを受け
取る準備がなされているかどうかを表す情報をユ
ーザへ供給する。出力制御論理５は、メモリが空
であるかどうか又データをメモリから読み出す準
備がなされているかどうかを表す情報をユーザへ
供給する。FIFOメモリ４が容量一杯につめ込ま
れていると、入力制御論理２が更に付加的なデー
タがFIFOメモリ４へ入力されることを禁止する。
同様に、FIFOメモリ４が空であると、出力制御
論理５がFIFOメモリ４からデータを除去せんと
する試みを禁止する。

データ入力バツフア３は入力ポート１に現れる
入力信号を電気的にバツフアし、適切な動作を行
なう為にFIFOメモリ４によつて必要とされるデ
ータ入力信号の電圧レベルを発生する。データ出
力バツフア６はFIFOメモリ４のデータワード読
出を表す信号を電気的にバツフアし、かくしてバ
ツフアした信号を外部回路（不図示）へ供給す
る。

FIFOメモリシステム１０がスタンダードなシ
フトレジスタと異なる特徴は、適切な内部動作条
件が満足される場合には、データの読出及び書込
を異なつた速度で行なうことも含めて、入力ポー
トと出力ポートとを完全に非同期的に動作させる
能力である。

従来のFIFOメモリシステムは内部構成に応じ
て２つの種類、即ちフオールスルーシステムとポ
インターを基礎としたシステム、とに分割するこ
とが可能である。フオールスルーFIFOメモリシ
ステム１９の内部構成を第２図に示してある。フ
オールスルーFIFOメモリ２０は、連続的に２１
−０から２１−（Ｎ−１）と番号を付けたデータ
レジスタのスタツク２１と、制御レジスタ２３−
０，…，２３−（Ｎ−１）のスタツク２３と、ワ
ード伝播論理２７とを有している。

このシステムの動作はバケツトブリゲードのも
のと類似している。データレジスタ２１−０乃至
２１−（Ｎ−１）と夫々関連した制御レジスタ２
３−０乃至２３−（Ｎ−１）の各々は、その関連
したデータレジスタが空の場合に論理０を有し、
その関連するデータレジスタが情報を有している
場合に論理１をストアする。最初に、空のメモリ
の場合に付いて考察する。空のメモリの場合、制
御レジスタ２３−０乃至２３−（Ｎ−１）が各々
論理０をストアする。データワードが入力ポート
２８からフオールスルーFIFOメモリ２０内にシ
フト入力されると、それはデータレジスタ２１−
０内にラツチされ、且つ制御レジスタ２３−０が
論理１にセツトされる。このシフト入力サイクル
が完了すると、ワード伝播論理２７が、制御レジ
スタ２３−１が論理０をストアし（即ち、データ
レジスタ２１−１が空）且つ制御レジスタ２３−
０が論理１をストア（即ち、データレジスタ２１
−０が満杯）であることを検出し、データレジス
タ２１−０からデータレジスタ２１−１へのデー
タの伝送を開始し、且つ制御レジスタ２３−０を
論理０へリセツトするので、それはデータレジス
タ２１−０が空であることを表し制御レジスタ２
３−１を論理１にセツトし、それはデータレジス
タ２１−１が満杯であることを表す。同様に、デ
ータワードは、それがデータレジスタ２１−（Ｎ
−１）に到達する迄フオールスルーFIFOメモリ
の各データレジスタを介して連続的に転送され
る。メモリに書き込まれる次のワードがデータレ
ジスタ２１−（Ｎ−２）にフオールスルーし、こ
の様に、データワードは、フオールスルーFIFO
メモリ２０が満杯になる迄データ入力バツフア２
２へ向かつて連続的にデータレジスタ内をフオー
ルスルーし停止することを継続する。制御レジス
タ２３−０が論理０をストアしている場合にはい
つでもワードをデータレジスタ２１−０内にシフ
ト入力させることが可能であり、且つ或る制御レ
ジスタが論理１をストアしており又次の下位の制
御レジスタが論理０をストアしていることをワー
ド伝播論理２７が検出するとメモリ内の各ワード
は或るデータレジスタからスタツク内の次の下位
のデータレジスタへフオール即ち降下し、従つて
或る時間において１つを越えたワードがフオール
スループロセス中に存在することが可能である。

データワードがメモリからシフト出力される
と、シフトアウト手順が制御レジスタ２３−（Ｎ
−１）を論理１から論理ゼロへリセツトする。典
型的なフオールスルー動作においては、制御レジ
スタ２３−（Ｎ−２）が論理１を有していると、
データレジスタ２１−（Ｎ−２）内のデータワー
ドがデータレジスタ２１−（Ｎ−１）へ前方へ伝
播し、出力ポート２９に現れる。FIFO内に残存
する全てのワードは引き続き１つのデータレジス
タをデータ出力バツフア２４へ向かつて進行させ
る。スタツク２３の上部における制御レジスタ２
３−０が論理０を有する場合にのみ、即ちデータ
レジスタ２１−０が空であることを表す場合にの
み、入力制御論理２５によるデータ入力が許可さ
れる。同様に、スタツク２３の下部における制御
レジスタ２３−（Ｎ−１）が論理１を有している
場合にのみ、即ちデータレジスタ２１−（Ｎ−１）
が満杯である場合にのみ、出力制御論理２６によ
るデータ出力が許可される。

従来のフオールスルーメモリシステムの１例
は、本願出願人のモノリシツクメモリーズ、イン
コーポレイテツドに譲渡されており1979年に発行
された発明者Mossの「先入れ先出し（FIFO）メ
モリ」という名称の米国特許第4151609号に記載
されている。

ポインターを基礎にしたFIFOメモリシステム
の動作と比較してフオールスルーFIFOメモリシ
ステムの動作には特に重要な３つの特徴がある。
第１に、空のフオールスルーFIFOメモリのデー
タレジスタ２１−０に入つた最初のワードが最後
のデータレジスタ２１−（Ｎ−１）へ伝播するの
に関連して著しい遅れ（フオールスルー時間）が
ある。この遅れは、又、データワードが満杯のフ
オールスルーFIFOメモリからシフト出力される
場合に出力データレジスタ位置（データレジスタ
２１−（Ｎ−１））から入力レジスタ位置（データ
レジスタ２１−０）へ空のレジスタ位置が戻る為
の逆方向伝播においても存在する。この遅れは、
各データワードはそれが読み出される前にフオー
ルスルーFIFOメモリ内の全てのレジスタを介し
て通過せねばならないという事実の直接的結果で
ある。

第２に、フオールスルー構成によつて課される
シフト入力（及びシフト出力）サイクル時間に関
して重大な限定が存在することである。即ち、入
力ポート２８又は出力ポート２９の何れかにおけ
る理論的な最大データ転送速度はフオールスルー
レジスタスタツクの見掛けのシフト周波数の50％
に過ぎないということである。この制限の背後に
おける細かな理由は複雑であるが、データレジス
タ２１−０内に高速で２つの連続するデータワー
ドからなるデータをシフト入力させる場合には以
下の如き動作シーケンスが必要であるということ
を注意することによつて要約することが可能であ
る。

(1) 最初のデータワードはデータ入力バツフア２
２を介して入力ポート２８からフオールスルー
スタツク２１のデータレジスタ２１−０内にシ
フト入力される。

(2) 最初のデータワードがデータレジスタ２１−
０からデータレジスタ２１−１へシフトされ
る。

(3) ステツプ(2)におけるシフト動作が完了する前
ではないが完了するや否やデータ入力ポートか
ら第２のデータワードがデータレジスタ２１−
０内へシフト入力される。

フオールスルーFIFO構成の３番目の重要な特
徴は、データが常にデータ入力ポート２８から同
一の物理的なメモリ位置内に移動し、同一の物理
的なメモリ位置のシーケンスを介して通過し、且
つ同一の物理的なメモリ位置からデータ出力バツ
フア２４を介して出力ポート２９へ移動するとい
る拘束があることである。

ポインターを基礎にしたFIFOメモリシステム
の内部構成を第３図に示してある。ポインターを
基礎にしたFIFOメモリ３０は、データを貯蔵す
る為のランダムアクセスメモリ（RAM）と制御
論理３２とを有している。制御論理３２は、
FIFOプロトコルを形成し、入力ポート３５と
RAM３１との間のインターフエースを制御し、
且つRAM３１と出力ポート３６との間のインタ
ーフエースを制御する。

制御論理３２は、２つのカウンタと、入力アド
レスカウンタ３２−１と、出力アドレスカウンタ
３２−２と、アドレスマグニチユード比較器３２
−３と、雑多事項制御論理３２−４とを有してい
る。入力アドレスカウンタ３２−１は、次のデー
タ入力ワードをストアすべき貯蔵位置のアドレス
を発生し、又出力アドレスカウンタ３２−２は次
のデータ出力ワードを取り出すべき貯蔵位置のア
ドレスを発生する。アドレスマグニチユード比較
器３２−３は、現在入力及び出力アドレスカウン
タ３１−１及び３２−２内にストアされている２
つのカウンタアドレスを比較し、RAM３１が満
杯であるか又は空であるか否かを識別する。雑多
事項制御論理３２−４は、内部RAM制御信号を
発生すると共に、入力制御論理３３及び出力制御
論理３７へRAM３１と制御論理３２の状態を表
す信号を提供する。

説明の便宜上、入力及び出力アドレスカウンタ
によつて発生されるアドレスは、０，１，２，
…，Ｎ−１として表し、ここでＮはデータワード
をストアする為に使用可能なRAM３１内の貯蔵
位置の番号を表している。各アドレスはRAM３
１内の独特のワード貯蔵位置に対応する。

ポインターを基礎にしたFIFOメモリ３０の動
作は簡明である。初期値化されると、
FIFORAM３１は空となり、入力及び出力アド
レスカウンタ３２−１及び３２−２の両方が夫々
アドレス０にポイントを向ける。ｋがカウンタ内
の番号である場合に、カウンタはアドレスｋをポ
イントしていると言う。データ入力バツフア３４
を介して入力ポート３５からFIFORAM３１内
に最初のワードＷ（０）がロードされると、それ
はアドレス０を持つたワード貯蔵位置における
RAM３１内にロードされる。

概して、ｋが前にストアされていたデータワー
ドの数（ｋ＝０，１，２，…）であるとし、且つ
ｋ（mod Ｎ）がｋをＮで割つた整数残部であると
すると、入力アドレスカウンタ３２−１はアドレ
スがｋ（mod Ｎ）である貯蔵位置をポイントす
る。即ち、入力データワードＷ（０），Ｗ（１），
…，Ｗ（ｋ），…がRAM３１内に循環的にストア
され、データワードＷ（ｋ）はそのアドレスがｋ
（mod Ｎ）でｋ＝０，１，…に対する貯蔵位置内
にストアされる。比較器３２−３は入力アドレス
カウンタが貯蔵位置が満杯であるアドレスをポイ
ントした時を検知し、次いでデータの入力は制御
論理３２によつて禁止される。

概して、ｊがRAMから以前読み出されたデー
タワードの数である（ｊ＝０，１，２，…）とし
て、出力アドレスカウンタ３２−２はアドレスが
ｊ（mod Ｎ）である貯蔵位置をポイントする。従
つて、データ出力ワードも循環的に読み出され
る。この場合も、出力アドレスカウンタが貯蔵位
置が空のアドレスをポイントすることを比較器３
２−３が検知すると、読出は制御論理３２によつ
て禁止される。

上述した公式から明らかな如く、FIFORAM
３１が空であるか又は満杯である場合にのみ入力
及び出力カウンタ上のアドレスは等しいというこ
とが分かる。これらのアドレスが等しい場合に
は、ｋ＝ｊ（mod Ｎ）である。上述した拘束条件
の下で、ｋ＝ｊであつてその場合は前にストアさ
れたデータワードの数が前に読み出されたデータ
ワードの数と等しく即ちRAMが空であるか、又
はｋ＝（ｊ＋Ｎ）であつてその場合は前にストア
したデータワードの数が前に読み出されたデータ
ワードの数よりRAM３１内のワード貯蔵位置の
数であるＮだけ越えており即ちRAM３１は満杯
である。

逆に、RAM３１が空であると、前にストアさ
れたデータワードの数は前に読み出されたワード
の数と等しく即ちｋ＝ｊであり従つてｋ≡ｊ
（mod Ｎ）である。又、RAM３１が満杯である
と、前にストアされたデータワードの数が前に読
み出されたデータワードの数よりＮだけ越え、従
つてｋ＝（ｊ＋Ｎ）であり、この場合もｋ≡ｊ
（mod Ｎ）である。従つて、RAM３１が空であ
るか又は満杯であると、入力アドレスカウンタ３
２−１及び出力アドレスカウンタ３２−２内の
夫々のアドレスｋ（mod Ｎ）及びｊ（mod Ｎ）は
等しい。

マグニチユード比較器は、ｋ≡ｊ（mod Ｎ）で
あるか否かを決定してRAMが空であるか又は満
杯であるかを識別し、且つ入力ポート３５におい
てのデータ入力を許可するか又は禁止するか又は
出力ポート３６においてデータの出力を許可する
か又は禁止する為に雑多事項制御論理に信号を送
る。

従来のポインタを基礎にしたFIFOメモリシス
テムの１例は、1983年２月15日に発行された
Barnesの米国特許第4374428号「拡張可能な
FIFOシステム」の第１欄、第47行−第68行及び
第２欄第１行−第58行に記載されている。
Barnesは、各デバイスがＮ個の貯蔵位置を持つ
たメモリとFIFOシステムの読出迄連続した貯蔵
位置内にワードの書込を指示するポイント手段と
を有しており、同一の方法で接続した同一の
FIFOデバイスのリングを形成すべく配設した拡
張可能な数Ｎ個の個別的なFIFOデバイスを設け
ることによつて従来技術のシステムを改良してい
る。

ポインタを基礎としたFIFOメモリシステムと
フオールスルーFIFOメモリシステムの動作には
著しい差異がある。第１に、ポインタを基礎とし
たメモリにはフオールスルータイプのものに類似
したフオールスルー時間が無い。データ入力から
使用可能なデータ出力への遅れがあるが、それは
短いものであり、少数のゲート遅れによつて起こ
されるものであつて、フオールスルー現象に関連
するものでは無い。第２に、ポインタを基礎とし
たFIFOメモリ内におけるシフト入力及びシフト
出力のサイクル時間に関する制限はフオールスル
ーFIFOメモリにおけるのと異なつた事象のシー
ケンスによつて課されるものである。各データシ
フト動作毎に、関連のカウンタはインクリメント
せねばならず、マグニチユード比較器はセトルせ
ねばならず、即ち、満杯の状態又は空の状態の何
れが存在するのかを決定せねばならず、且つ次の
シフト動作が起こる前にポート制御信号が調節さ
れねばならない。一層大きなFIFOメモリは一層
長いワードアドレスを必要とし且つマグニチユー
ド比較器のセトリングに一層長い遅れを必要とす
るので、サイクル時間はポインタを基礎とした
FIFOメモリの全ワード寸法と共に増加する。最
後に、ポインタを基礎にしたFIFOメモリにおい
ては、RAM構成がデバイスのコアとして使用さ
れるという事実に起因して、データをデータメモ
リ内の任意の物理的な位置に入力するか又はそこ
から出力することが可能であることが明白であ
る。

本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消し改良し
たFIFOメモリシステムを提供することを目的と
する。本発明のFIFOメモリシステムにおいては、
Ｎ個のワード貯蔵位置を有するメモリを各々が
Ｍ／Ｎの長さのＭ個のフオールスルーデータ列に
構成している。制御列が、各列内の上部データレ
ジスタからのデータワードを各列内の下部データ
レジスタへ伝播させる為の各データ列と関連して
いる。

ポインタを有する入力制御論理は各列の上部に
おけるＭ個の空のデータレジスタの１つに入つて
来るデータワードを循環的に読み込ませる。ポイ
ンタを有する出力制御論理は、各列の下部におけ
るＭ個のデータレジスタの１つから前にストアし
たデータワードを循環的に読み出す。フオールス
ルー遅れはスタツクの数Ｍに逆比例し、且つ入力
及び出力ポートにおける最大シフト速度はＭ≧２
の場合に従来のFIFOメモリシステムと比較して
少なくとも２倍となつている。

以下、添付の図面を参考に本発明の具体的な実
施の態様に付いて詳細に説明する。

本発明に基づいて構成された高速FIFOメモリ
システムの１実施例を第４図に示してある。第４
図は、Ｎを偶数の正の整数として、Ｎワード二重
スタツクFIFOメモリシステム４０を示したブロ
ツク線図である。入力制御論理５０は入力ポート
制御信号を発生し、且つデータ入力バツフア４２
をデータレジスタＬ（０）及びＲ（０）、左側及び
右側のデータレジスタスタツクＬ及びＲの夫々の
初期データレジスタとインターフエースする。デ
ータ入力バツフア４２は入力ポート４３に現れる
入力信号を電気的にバツフアし、且つデータレジ
スタＬ（０）及びＲ（０）によつて必要とされるデ
ータ入力信号の電圧レベルを発生する。入力側ポ
イント４５は２個のフオールスルースタツクＬ及
びＲ上で交互に動作する様に入力シフト制御論理
４４を指示する。

同様に、出力制御論理５１は出力側ポインタ４
９を有しており、それは出力シフト制御論理４８
を指示して２つのスタツクＬ及びＲ上で交互に動
作させる。データ出力バツフア４６は選択された
データレジスタＬ（（Ｎ／２）−１）又はＲ（（（Ｎ／
２）−１）から読み出されたデータワードを表す
信号を電気的にバツフアする。

右側スタツク４７及び左側スタツク４１内の各
制御レジスタは、その関連したデータレジスタが
空の場合に論理Ｏを有しており、又その関連した
データレジスタが満杯、即ちデータワードをスト
アしている場合に論理１を有している。メモリシ
ステム４０が初期値化されると、右側制御レジス
タスタツク４７内の各制御レジスタCR（０）乃至
CR（（Ｎ／２）−１）及び左側制御レジスタスタツ
ク４１内の各制御レジスタCL（０）乃至CL
（（Ｎ／２）−１）は論理０にセツトされ、それら
の関連したデータレジスタＲ（０）乃至Ｒ（（Ｎ／
２）−１）及びＬ（０）乃至Ｌ（（Ｎ／２）−１）が
データを有するものではないことを意味する。メ
モリシステム４０が初期値化されると、入力側ポ
インタ４５と出力側ポインタ４９の両方が左側ス
タツクＬをポイントする。

第１のデータ入力ワードＷ（０）が左側フオー
ルスルースタツクＬのデータレジスタＬ（０）内
に入り、左側ワード伝播論理５４の制御の下で左
側フオールスルースタツクの下部データレジスタ
Ｌ（（Ｎ／２）−１）へ伝播し、シフト出力される
迄そこに留まる。シフト入力され入力側ポインタ
４５によつて指向された第２のデータワードＷ
（１）は右側フオールスルースタツクＲのデータ
レジスタＲ（０）内にストアされ、右側ワード伝
播論理５５の制御下において右側フオールスルー
スタツクの下部レジスタＲ（（Ｎ／２）−１）へ伝
播し、シフト出力される迄そこに留まる。

概して、データワードＷ（ｋ）は、ｋが偶数で
ある場合にデータレジスタＬ（０）内にシフト入
力され、且つｋが奇数である場合にデータレジス
タＲ（０）内にシフト入力させる。尚、ｋ＝０，
１，２，…である。（この取り極めを逆にするこ
とも可能である。） データワードが一度フオールスルーデータスタ
ツクの初期レジスタＬ（０）又はＲ（０）に入る
と、それはデータレジスタのスタツクを介してデ
ータ出力バツフア４６に最も近い空でないデータ
レジスタへ伝播する。右側ワード伝播論理５５
と、制御レジスタ４７の右側スタツクと、データ
レジスタＲの右側スタツクとが（Ｎ／２）ワード
フオールスルーFIFOメモリスタツクを形成して
おり、それが第２図の要素２０として説明した如
く動作する。

同様に、左側ワード伝播論理５４と、制御レジ
スタ４１の左側スタツクと、データレジスタＬの
左側スタツクとは（Ｎ／２）ワードフオールスル
ーFIFOメモリスタツクを形成し、それは第２図
の要素２０に付いて説明した如く動作する。

メモリシステム４０が一度初期値化されると、
出力側ポインタ４９の指示の下で、出力シフト制
御論理４８はデータがデータレジスタＬ（（Ｎ／
２）−１）内に存在するか否かを決定する。デー
タが存在すると、出力側ポインタ４９の指示の下
で、出力シフト制御論理４８は夫々データが与え
られる限りデータレジスタＬ（（Ｎ／２）−１）及
びデータレジスタＲ（（Ｎ／２）−１）から交互に
データをデータ出力ポート５２へシフトさせる。

第６図は、本発明に基づいて構成された64ワー
ド二重スタツクFIFOメモリシステムの１実施例
の論理回路図であつて、それは各々が32個の５ビ
ツトワードをストアすることの可能な２つの“フ
オールスルー”スタツク内に64個の５ビツトワー
ドを貯蔵することが可能である。ブロツク８５は
RDR０乃至RDR３１として示したデータレジス
タの右側フオールスルースタツクであり、各右側
データレジスタの機能はデータワードをストアす
ることである。

右側制御レジスタスタツク８７はRCR０乃至
RCR３１として示した制御レジスタを有してい
る。対応するデータレジスタがデータワードを有
する場合にのみ論理１が右側制御レジスタ内にス
トアされる。右側ワード伝播論理８６はゲート
RG１乃至RG３１を有している。与えられた右
側データレジスタに対応する右側制御レジスタが
論理１を有しており且つその直下の右側制御レジ
スタ論理０を有している場合にのみ与えられた右
側データレジスタからその直下の右側データレジ
スタへデータワードが転送される。

ブロツク８８，９０，８９は、夫々、データレ
ジスタの左側スタツクと、制御レジスタの左側ス
タツクと、左側ワード伝播論理であり、前述した
如く、対応するブロツク８５，８７，８６と類似
した機能を行なう。入力ポート９５は入力制御論
理８３とデータ入力バツフア８４とを有してい
る。入力制御論理８３は入力シフト制御論理８２
と入力側ポインタ８１とを有している。データ入
力バツフア８４は外部回路から電気信号をバツフ
アし、且つバツフアした信号をデータレジスタス
タツク８５及び８８へ供給する。

入力側ポインタ８１は入力シフト制御論理８２
を指示して入力データを夫々左側又は右側データ
レジスタスタツク８８又は８５の何れか一方へ交
互に指向させる。入力側ポインタ８１はラツチを
有しており、それは各データワードがFIFOメモ
リ８０内に入ると、論理１から論理０へ又は論理
０から論理１へ状態を変化させる。該ラツチが論
理１を有すると、次の入力データワードが左側デ
ータレジスタスタツク８８の上部レジスタ内にス
トアされる。

入力シフト制御論理８２はNANDゲート８２
−３乃至８２−７及びラツチ８２−８を有してい
る。回路８２の１つの機能は、シフトインリード
SI及び入力レデイーリードIRを介して外部回路
（不図示）とインターフエースすることである。
入力レデイーIRは、ワードをFIFO８０内にシフ
ト入力させることが可能であるか否かを表す信号
をユーザへ供給する。シフトイン左側ゲート８２
−３からの低アクテイブパルスがワード入力をト
リガーし、その後の左側データスタツク８８を通
つての伝播をトリガーする。シフトイン右側ゲー
ト８２−４は左側データスタツク８５の場合と同
様に動作する。

入力レデイー右側センスゲート８２−７は右側
データレジスタスタツク８５がいつデータを受信
する準備がなされるかを検知し、且つ入力左側セ
ンスゲート８２−６は左側データレジスタスタツ
ク８８に対して同様の機能を与えている。入力レ
デイーバツフア８２−５は夫々の左側及び右側入
力レデイーセンスゲート８２−６及び８２−７か
ら入力信号を受け取る。入力レデイーリードIR
上のバツフア８２−５からの高出力信号はFIFO
メモリ８０はデータを受け取る準備が出来ている
ことをユーザへ知らせる。

シフトイン保持ラツチ８２−８は主にダイナミ
ツク的な機能を行なう。即ち、ユーザがワードを
FIFO８０内にシフト入力させると、ラツチ８２
−８の存在によつてユーザがシフトイン信号SIを
高とする度に正確に１個のワードをシフト入力す
ることを可能としている。デバイスの内部動作が
ダイナミツクであり、且つシフト入力されるワー
ドが物理的に内部回路によつてデータ入力バツフ
ア８４から持ち去られるので、シフトイン保持ラ
ツチ８２−８は長期間のシフトイン信号がマルチ
プルシフトイン信号として現れることを防止す
る。即ち、シフトインサイクルが開始すると（SI
が高となる）、シフトイン保持ラツチ８２−８が
論理０にセツトされ、SIが再度低となる迄再び高
となることはない。シフトイン保持ラツチの論理
０状態は、入力レデイー信号IRが高となること
を論理的に防止し、従つてSIが低とされる迄如何
なる付加的なデータの入力をも排除する。

出力ポート９６はデータ出力バツフア９１と出
力制御論理９４とを有している。出力制御論理９
４は、出力シフト制御論理９３と出力側ポインタ
９２とを有している。出力ポート９６内の回路
は、入力ポート９３内の対応するデバイスと類似
した機能を行なう。例えば、データ出力バツフア
９１は、データレジスタスタツク８５及び８８内
の下部データレジスタの選択した１つから受け取
つた電気信号をバツフアし、且つバツフアした信
号を外部回路（不図示）へ供給する。入力ポート
９５の場合には存在しない出力ポート９６に対す
る唯一の付加的な機能は、どのデータレジスタ列
８５又は８８からデータを取り外部回路へ供給す
べきであるかということに関して出力シフト制御
論理９３も又データ出力バツフア９１へ指示を与
えるということであり、この選択は出力側ポイン
タ９２の指示の下でなされる。

二重スタツクFIFO構成用の入力制御論理５０
（第４図に示してある）の特定の実施例を第７図
に示してある。入力制御論理５０は、入力側ポイ
ンタ４５と入力シフト制御論理４４とを有してい
る。入力側ポインタ４５は、バイステーブルラツ
チとして動作する様に周知の方法で構成された２
つのNANDゲート４５−１及び４５−２を有し
ている。入力側ポインタ４５の出力線４５−３及
び４５−４は、入力シフト制御論理４４へ入力信
号を供給し、且つこれらの信号の論理状態は入力
シフト制御論理４４が入つて来るデータワードの
シーケンスを第４図に示した夫々左側及び右側デ
ータスタツクＬ及びＲ内に交互に（１つおき）に
シフト入力させる様に指示すべく機能する。信号
線SISL（シフトインスタートレフト）と、信号線
SISR（シフトインスタートライト）と、信号線
MR（マスターリセツト）は入力側ポインタ４５
の３つの入力線である。静止動作状態において、
即ちFIFO４０（第４図に示してある）内におい
てデータ入力動作が現在進行中で無い場合、これ
らの３本の入力線の全てが論理１状態であり、入
力側ポインタ４５はメモリ要素として機能し且つ
その現在の状態を保持する。任意の時間におい
て、線SISL、SISR、の１つのみが論理０と
なる。マスターリセツト線はFIFO４０全体
が動作を行なう為に初期値化されている場合にの
みアクテイブ（論理０）となる。信号線上の
論理０は、入力側ポインタ４５によつて最初にス
トアされているデータに拘らず信号線４５−４上
に論理１を発生させる。線４５−４上に論理１が
あり線SISL上に論理１がある組合せによつて、
線４５−３上に論理０が発生される。マスターリ
セツト信号が取り除かれると、即ち信号線が
高となると、入力側ポインタ４５はNANDゲー
ト４５−２の出力信号が高でゲート４５−１の出
力信号が低である論理状態を保持する。マスター
リセツトにおいてどの論理状態がラツチ４５を構
成するかという選択は設計的な選択である。第７
図に示した実施例においてなされている選択は、
FIFO４０内に入力される第１データワードを左
側データスタツクＬの最上部レジスタＬ（０）内
にシフト入力させるべく入力制御論理を構成して
いる。

入力シフト制御論理４４はNANDゲート４４
−１乃至４４−７を有している。ゲート４４−６
及び４４−７は共に接続されてバイステーブルラ
ツチ１０１を構成している。入力シフト制御論理
４４は３本の出力線、即ち線SISL（シフトインス
タートレフト）、線SISR（シフトインスタートラ
イト）、線IR（インプツトレデイー）を有してい
る。線IRは、外部回路において使用するデバイ
スのユーザに対して使用可能であつて、且つ
FIFO４０がいつデータワードを受け取る準備が
なされているか、即ち選択したデータスタツク内
の最上部の制御レジスタが論理０をストアするこ
とを表す信号を供給する。線SISLは、第４図に
示した、入力側ポインタ４５と、左側制御レジス
タスタツク４１と、左側ワード伝播論理５４とに
入力信号を供給する。左側制御レジスタスタツク
４１への入力信号として、この信号SISLは、低
であると、制御レジスタCL（０）を論理１にセツ
トして、データレジスタＬ（０）が満杯であるこ
とを表す。SISL信号が論理１（高）へ遷移する
ことによつて、スタツクＬの上部におけるデータ
レジスタＬ（０）内に入つたワードは典型的なフ
オールスルー態様で下流側へ伝播を開始すること
が理解される。更に、線SISL上の信号は入力側
ポインタ４５の入力信号として機能し、且つその
中にストアされたデータの状態を変化させて、そ
の際にFIFO４０内に入つた爾後のデータワード
がデータレジスタスタツクＲの上部レジスタＲ
（０）内に入ることを可能とする。同様に、信号
線SISRは、右側フオールスルースタツクＲにお
けるデータの伝播を行なわせ且つ爾後の上部デー
タレジスタＬ（０）内へのデータワードを左側フ
オールスルースタツクＬ内に指向させる為に入力
側ポインタ４５をリセツトさせる信号を供給す
る。入力シフト制御論理４４は８本の入力線を有
しており、即ち、マスターリセツト線、シフ
トイン線SI、線４５−３及び４５−４、入つて来
るデータを左か右かのデータスタツクへシフトさ
せるべきであるかを入力シフト制御論理４４に情
報を与えるべく機能する信号を発生する入力側ポ
インタ４５の２つの出力線、線５０−４及び５０
−５でこれらの信号は一体となつていつ左側のフ
オールスルースタツクＬが付加的なデータを受け
取る準備がなされているか即ち制御レジスタCL
（０）が論理０をストアしていることを表すもの
であり、線５０−６及び５０−７でその信号は一
体となつていつ右側のフオールスルースタツクＲ
が付加的なデータを受け取る準備がなされている
かということを表すべく機能するものである。ゲ
ート４４−１の出力信号の１機能は、データの入
力を開始させ、且つ左側データスタツクへの伝播
を開始させることである。第２に、それは入力側
ポインタ４５に信号を送つてトグルさせ、爾後の
データワードを右側データスタツクＲ内に入力さ
せ、且つゲート４４−３、ゲート４４−４及びラ
ツチ１０１に信号を送つてデータワードをFIFO
４０内にシフト入力させることを可能とさせる。
ゲート４４−２はFIFO４０の右側の部分を除い
てゲート４４−１と同様に機能する。NANDゲ
ート４４−３は、左側フオールスルーデータスタ
ツクＬと共にいつ入力シフト制御論理４４が付加
的なデータを受け取る準備がなされているかを検
知すべく機能する。ゲート４４−４は右側データ
スタツクＲに対するものである点を除いてゲート
４４−３と同様に機能する。ゲート４４−５は、
入力レデイー線IR上に信号を発生するが、線４
４−１１及び４４−１２上の入力信号を介してい
つ左側データスタツクＬ又は右側データスタツク
Ｒの何れか一方がデータを受け取る準備がなされ
るかということを検知する。線４４−１１上に低
信号があると、データレジスタスタツクＬ内の第
１データレジスタＬ（０）がデータワードを受け
取る準備がなされていることを表す。線４４−１
２上に低信号があると、データレジスタスタツク
Ｒ内の第１データレジスタＲ（０）がデータを受
け取る準備がなされていることを表す。論理構成
による動作において、線４４−１１又は４４−１
２の１つのみが任意の時間において低であり、即
ち左及び右のフオールスルースタツクの１つのみ
が任意の時間においてデータを受け取る準備がな
される。本回路の構成によれば、スタツクＲ及び
Ｌの両方が各スタツクの上部におけるレジスタＬ
（０）及びＲ（０）内にデータを受ける余裕がある
かも知れないが、入力側ポインタ４５がNAND
ゲート４４−３及び４４−４へ信号を送つて、線
４４−１１及び４４−１２の一方のみが或る与え
られた時間において低となる様にしている。

入力シフト制御論理４４内のゲート４４−１乃
至４４−７及び入力側ポインタ４５内のゲート４
５−１及び４５−２の全ては略同じゲート遅れを
持つており、この共通ゲート遅れを入力制御論理
５０の動作を説明するうえでの時間の単位として
使用している。

ゲート４４−６及び４４−７によつて形成され
るラツチ１０１はシフトインシーケンスが開始さ
れた完了していないことを表す出力信号を供給す
る為に使用されている。典型的なシフトインシー
ケンスは以下の如くに発生する。入力レデイー線
IRが高で、シフトイン線SIが低から高へ上げら
れるとシフトインシーケンスが開始される。例え
ば、側部ポインタ４５がセツトされてFIFO４０
の左側において活動を開始すると、シフトイン線
SIが高となつた後の１個のゲート遅れの後に、信
号線SISLが低となる。１個のゲート遅れの後、
信号線４４−１１が高となり、その後に１個のゲ
ート遅れの後に、入力レデイー線IRが低となる。
然し乍ら、入力レデイー線IRが低となる時間を
越えた時間に渡つてシフトイン線SIが高状態を持
続する場合には、入力側ポインタ４５が論理状態
を変化させ、ゲート４４−２をイネーブルして次
のデータワードの入力とする。ラツチ１０１がな
かつた場合、入力側ポインタ４５の状態変化はゲ
ート４４−４が右側データスタツクの上部におい
てレデイー状態を検知することを許容し、次いで
入力レデイー線IRを高とさせる。これにより、
ワードが右側スタツクの上部データレジスタＲ
（０）内に入力し、それはSIが低とされ次いで再
び高とされる迄行なわれるべきではない。ラツチ
１０１は以下の後とくしてこれが起こることを防
止する。シフトイン線SIが高となりシフトインシ
ーケンスが開始された後１個のゲート遅れの後
に、線SISL上の信号が低となり、それは信号線
４４−１３上のレベルを論理１から論理０とさせ
且つシフトイン線SIが再度ユーザによつて低とさ
れる迄低の儘に維持する。線４４−１３上の低レ
ベルは、ゲート４４−１，４４−２，４４−３，
４４−４への入力信号として機能するが、進行中
のシフトインシーケンスが未だ完了していないの
で、スタツクＬ又はＲの何れかがデータを受け取
る準備がされていることをゲート４４−３及び４
４−４が意味することを防止する。同様に、進行
中のシフトインシーケンスが線SI上のシフトイン
信号を低下させることによつて完了される迄、線
４４−１３上の低レベルは、論理ゲート４４−１
及び４４−２が夫々の出力線SISL及びSISR上に
付加的な低信号を供給することを防止している。
最後に、注意すべきことであるが、シフトインシ
ーケンスの開始は信号線SISL又はSISR上に遷移
論理レベル（低）を発生させるに過ぎない。この
遷移低レベルの期間は、可及的に短く且つそれが
FIFO４０の左側又は右側の何れかの制御スタツ
ク４１又は４７とインターフエースする際に入力
シフト制御論理４４の適切な機能を維持すること
が可能である様に選択されている。線SISL又は
SISRの何れか一方におけるこの遷移低信号の期
間は約３個のゲート遅れの間存在する。典型的な
シフトインサイクルでは、シフトイン線SIを高に
上げた時に入力レデイー線IRが高となる。線
SISLは、シフトイン線SIが高とされた後１個の
ゲート遅れの後に低となる。線４４−１１は、シ
フトイン線SIが高とされてから２個のゲート遅れ
の後に高とされる。入力レデイー線IRは、シフ
トイン線SIが高とされてから３個のゲート遅れの
後に低とされ、線IR上の信号はゲート４４−１
への入力信号であるので、線SISLは４個のゲー
ト遅れの後に再度高となる。このSISL（及び
SISR）上の低レベル信号の３個のゲート遅れの
期間は入力シフト制御論理の構成において最適で
あると考えられる。

ゲート４４−１，４４−３，４５−５は、一体
となつて、２個の入力リードSIとIR及び出力リ
ードSISLとを持つた遅延手段１０３として機能
する。リードSI及びIRはゲート４４−１への入
力リードであり、４４−１の出力リードSISLは
ゲート４４−３への入力リードとして機能し、そ
の出力リード４４−１１はゲート４４−５への入
力として機能する。ゲート４４−５の出力リード
はリードIRである。

遅延手段１０３がリードSISL上の（低）アク
テイブパルスの期間を制御する。リードSISL上
の信号は、リードSI及びIR上の入力信号が両方
共高となつた後１個のゲート遅れの後低となり、
それが低となつてから３個のゲート遅れの後に再
度高となる。

同様に、ゲート４４−２，４４−４，４４−５
は、リードSISR上の低パルスの期間を制御する
遅延手段として機能し、類似した遅延手段が出力
シフト制御論理４８内において使用されている出
力シフト制御論理４８及び出力側部ポインタ４９
は入力シフト制御論理４４及び入力側部ポインタ
４５と夫々同様に機能する。

典型的な従来のフオールスルーFIFOメモリシ
ステムと比べ、Ｎワード二重スタツクメモリシス
テム４０（第４図）は幾つかの利点を有してい
る。

(1) 従来の単一フオールスルースタツクを２つの
同等のスタツクに分割しているので、フオール
スルー遅れが半分になる。

(2) 位置「０」から位置「１」へ内部シフトに起
因する遅れがサイクルから除かれているので最
大シフトイン（シフトアウト）周波数の理論的
限界が２倍となつている。最小シフトサイクル
からこの遅れを取り除いているのは側部から側
部へのスイツチングである。

本発明によれば、ＮワードＭスタツクのメモリ
システム６０が構成され、ＭはＮ≡０（mod Ｍ）
を満足する２以上の任意の正の整数であり、即ち
ＭはＮを割りきれる。注意すべきであるが、Ｍ＝
Ｎであると、RAM内における各ワード貯蔵位置
に対して１個のフオールスルー“スタツク”があ
る。このＭフオールスルースタツク構造の１実施
例のブロツク線図を第５図に示してある。Ｎワー
ドメモリをスタツク当たり（Ｎ／Ｍ）ワードのＭ
個のスタツクに構成している。

第５図における各データワード列は、ｋ＝０，
…，Ｍ−１に対しするデータレジスタDR（ｋ，
０），…，DR（ｋ，（Ｎ／Ｍ））のフオールスルー
列で形成されている。第５図における各制御列
は、ｋ＝０，…，Ｍ−１に対するＮ／Ｍ制御レジ
スタCR（ｋ，０），…，CR（ｋ，（Ｎ／Ｍ）−１）
の列と、DR（ｋ，ｊ＋１）が空の場合にのみ、
ｋ＝０，…，Ｍ−１；ｊ＝０，…，（Ｎ／Ｍ）−
２、データレジスタDR（ｋ，ｊ）内のデータワ
ードをDR（ｋ，ｊ＋１）へ伝播する為の雑多事
項ワード伝播論理とを有している。

ｋ番目のデータ列、制御列、及びワード伝播論
理は第２図の要素２０に対して説明した如く機能
する。

入力ポート６１はデータ入力バツフア６２と入
力制御論理６３とを有している。入力制御論理６
３は、入力シフト制御論理６４と、入力列ポイン
タ６５とを有しており、且つ入力ワードＷ（ｉ），
ｉ＝０，１，…，のデータシーケンスを受け取つ
た順番にメモリ内に指向させ、そこでデータワー
ドＷ（ｉ）はそのデータレジスタが空である場合
にのみ、データレジスタDR（ｉ（mod Ｍ），０）
内にシフト入力される。データ入力バツフア６２
は第４図内のデータ入力バツフア４２と同様に機
能する。

出力制御論理７０は、出力シフト制御論理６７
と出力列ポインタ６９とを有している。出力制御
論理７０は、データワードＷ（０）をデータレジ
スタDR（０，（Ｎ／Ｍ）−１）からシフト出力さ
せ、且つデータワードＷ（ｉ）をデータレジスタ
DR（（ｉ mod Ｍ，（Ｎ／Ｍ）−１）からシフト
出力させるが、それはｉ＝１，２，…に対してデ
ータワードＷ（ｉ−１）が前以てデータレジスタ
DR（（ｉ−１）（mod Ｍ），（Ｎ／Ｍ）−１）から
シフト出力されている場合のみである。データ出
力バツフア６６は第４図のデータ出力バツフア４
６と同様に機能する。

入力ポート６１及び出力ポート６８は、所望に
より、非同期的に動作させることも可能である。

ＮワードメモリにおいてスタツクＭの数を増加
することは種々の利点につながる。第１に、明ら
かにフオールスルー遅延が減少され、それはスタ
ツク数に逆比例する。第２に、入力ポート及び出
力ポートにおける最大シフト速度を、基本的に制
御論理を構成するのに使用する技術によつて制限
される速度迄向上させることが可能である。即
ち、理論的に、理想的な制御論理を持つた世界に
おける本発明のＭスタツクFIFOメモリシステム
は従来の単一スタツクFIFOメモリとして得られ
るポート速度のＭ倍である。実際上、このＭ倍の
改良は、制御論理において必要とされる論理動作
を実行する為に必要な時間が存在するので得るこ
とは出来ない。

第６図に示した実施例においては、バイポーラ
シヨツトキー技術で集積回路として構成する場合
には、入力ポート乃至は出力ポートにおける最大
シフト速度は略２倍増加され、この技術において
は付加的なスタツクは等価電力レベルにおける回
路の動作に対してこの速度を増加することはな
い。第３に、或るIC回路技術においては、例え
ばバイポーラ又はNMOSではD.C.電力消費を必
要とし、入力及び出力ポートにおける与えられた
最大シフト速度に対して、スタツクの数が増加す
ると与えられたポートのシフト速度に対して要求
される各スタツク内の伝播速度が遅くなるので、
ＭスタツクFIFOを介してデータワードシーケン
スを伝播させるのに必要とされる電力はＭが増加
すると減少する。このことは、基本的に全てのス
タツクを介して与えられたスタツクからサイクル
させ且つそのあたえられたスタツクへ帰還させる
為に列ポインタに対する時間が増加することに起
因するものである。

以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものでは無く、本発明の技術的範囲を
逸脱すること無しに種々の変形が可能であること
は勿論である。

【図面の簡単な説明】

第１図はFIFOメモリシステムのブロツク線図、
第２図は従来のフオールスルーFIFOメモリシス
テムのブロツク線図、第３図は従来のポインタ型
FIFOメモリシステムのブロツク線図、第４図は
第４ａ図と第４ｂ図との配置関係を示した説明
図、第４ａ図及び第４ｂ図は第４図の如く配置さ
れた場合に本発明の１実施例に基づいて構成され
たＮワード二重スタツクFIFOメモリシステムの
部分を示す各部分ブロツク線図、第５図は第５ａ
図と第５ｂ図との配置関係を示した説明図、第５
ａ図及び第５ｂ図は第５図の如く配置された場合
に本発明の１実施例に基づいて構成されたＮワー
ドＭスタツクFIFOメモリシステムの部分を示す
各部分ブロツク線図、第６図は第６ａ図乃至第６
ｄ図の配置関係を示した説明図、第６ａ図乃至第
６ｄ図は第６図の如く配置された場合に本発明の
１実施例に基づいて構成された６４ワード二重ス
タツクFIFOメモリシステムの部分を示す各部分
ブロツク線図、第７図は二重スタツクFIFOメモ
リシステム様の入力制御論理の１実施例の論理
図、である。 符号の説明、４０……Ｎワード二重スタツク
FIFOメモリ、４１……左側スタツク、４２……
データ入力バツフア、４３……入力ポート、４４
……入力シフト制御論理、４６……データ出力バ
ツフア、４７……右側スタツク、４８……出力シ
フト制御論理、４９……出力側部ポインタ、５０
……入力制御論理。

Claims (1)

1. 【特許請求の範囲】 １ Ｍは２以上であり且つＮ≡０（mod Ｍ）であ
   つてＭ個のフオールスルー列０，…，Ｍ−１に配
   設されたＮワード貯蔵位置を持つておりｋ番目の
   フオールスルー列がｋ＝０，…，Ｍ−１に対しデ
   ータレジスタDR（ｋ，０），…，DR（ｋ，Ｎ／Ｍ
   −１）を有しているメモリが設けられており、一
   連のデータワードＷ（ｉ）を受け取る為の入力ポ
   ートが設けられており、ｋ＝０，…，ｍ−１でｊ
   ＝０，…，（Ｎ／Ｍ）−２でデータレジスタDR
   （ｋ，ｊ＋１）が空の場合にのみデータレジスタ
   DR（ｋ，ｊ）内のデータワードをデータレジス
   タDR（ｋ，ｊ＋１）へ伝播させる為の制御レジ
   スタCR（ｋ，０），…，CR（ｋ（Ｎ／Ｍ）−１）の
   列が設けられており、制御レジスタCR（ｋ，ｊ）
   がいつそれと関連するデータレジスタDR（ｋ，
   ｊ）が空であるか又は満杯でることを表すかを検
   知し且つｋ＝０，…，Ｍ−１でｊ＝０，…，
   （Ｎ／Ｍ）−２でDR（ｋ，ｊ）が満杯でDR（ｋ，
   ｊ＋１）が空の場合にデータレジスタDR（ｋ，
   ｊ）からDR（ｋ，ｊ＋１）へのデータの転送を
   開始する他の各列ｋ＝１，…，Ｍ−１に対するワ
   ード伝播論理WPL（ｋ）が設けられており、Ｗ
   （ｉ）がＷ（ｊ）の前に受け取られた場合にのみ前
   記シーケンスＷ（ｉ），ｉ＝０，１，…，のデータ
   ワード（ｊはｉよりも大）を受け取り且つ前記デ
   ータワードのシーケンスをｋ＝１，…，（Ｍ−１）
   に対する前記データレジスタDR（ｋ，０）へ提
   供する為の入力データバツフアが設けられてお
   り、ｋ＝１，…，（Ｍ−１）に対する前記データ
   レジスタDR（ｋ，０）内に前記入力データバツ
   フアによつて受け取られた順番に前記データワー
   ドＷ（ｉ），ｉ＝０，１，…，をシフト入力させて
   データレジスタDR（ｉ（mod Ｍ），０）が空であ
   る場合にのみ前記データワードＷ（ｉ）を前記デ
   ータレジスタDR（ｉ（mod Ｍ），０）内にシフト
   入力させるべく前記入力ポートに指示する為の入
   力制御論理が設けられており、前記データワード
   Ｗ（ｉ）のシーケンスを外部回路へ供給する為の
   出力ポートが設けられており、ｋ＝０，…，Ｍ−
   １に対してデータレジスタDR（ｋ，（Ｎ／Ｍ）−
   １）から前記データワードを受け取り且つ前記デ
   ータワードを前記出力ポートへ供給する為の出力
   データバツフアが設けられており、前記データレ
   ジスタDR（０，（Ｎ／Ｍ）−１）からのデータワ
   ードＷ（０）を検知し且つ該検知したデータワー
   ドＷ（０）を前記出力ポートへ供給すべく前記出
   力データバツフアを指示し又前記データレジスタ
   DR（０，（Ｎ／Ｍ）−１）からのデータワードＷ
   （０）をシフトさせ又ｉ＝１，２，…、で前記デ
   ータレジスタDR（ｉ（mod Ｍ），（Ｎ／Ｍ）−１）
   からのデータワードＷ（ｉ）を検知し且つデータ
   ワードＷ（ｉ−１）が前にデータレジスタDR
   （（ｉ−１）（mod Ｍ），（Ｎ／Ｍ）−１）から検知
   されており且つ前記出力ポートへ供給されている
   場合にのみ前記検地されたデータワードＷ（ｉ）
   を前記出力ポートへ供給すべく前記出力データバ
   ツフアを指示し又前記データワードＷ（ｉ）を前
   記データレジスタDR（ｉ mod Ｍ，（Ｎ／Ｍ）−
   １）からシフトさせる為の出力制御論理が設けら
   れていることを特徴とするFIFOメモリ方式。 ２ 特許請求の範囲第１項において、Ｍ＝２であ
   ることを特徴とする方式。 ３ 特許請求の範囲第１項又は第２項において、
   前記入力制御論理が入力シフト制御論理と入力側
   部ポインタとを有することを特徴とする方式。 ４ 特許請求の範囲第１項又は第２項において、
   前記入力制御論理が、第１所定電位を受け取る為
   の第１入力リードと、第２所定電位を受け取る為
   の第２入力リードと、第１所定期間の間又は前記
   第１所定電位が前記第１入力リードに印加され且
   つ前記第２所定電位が前記第２入力リードに印加
   された後においては第２所定期間の間第３所定電
   位を供給する出力リードとを持つた遅延手段を有
   することを特徴とする方式。 ５ 特許請求の範囲第４項において、前記第１所
   定期間は３個のゲート遅れであることを特徴とす
   る方式。 ６ 特許請求の範囲第４項において、前記第２所
   定期間は１個のゲート遅れであることを特徴とす
   る方式。 ７ 特許請求の範囲第４項において、前記遅延手
   段が、前記遅延手段の前記第１入力リードに接続
   されている第１入力リードと、前記遅延手段の前
   記第２入力リードに接続されている第２入力リー
   ドと、前記遅延手段の前記出力リードに接続され
   ている出力リードとを持つた第１ゲートと、前記
   第１ゲートの前記出力リードに接続された入力リ
   ードを具備すると共に出力リードを具備した第２
   ゲートと、前記第２ゲートの前記出力リードへ接
   続されている入力リードを具備すると共に前記第
   １ゲートの前記第２入力リードへ接続されている
   出力リードを具備した第３ゲートとを有すること
   を特徴とする方式。 ８ 特許請求の範囲第１項又は第２項において、
   前記出力制御論理が、出力シフト制御論理と出力
   側部ポインタとを有することを特徴とする方式。 ９ 特許請求の範囲第１項又は第２項において、
   前記出力制御論理が、第１所定電位を受け取る為
   の第１入力リードと、第２所定電位を受け取る為
   の第２入力リードと、第１所定期間か又は前記第
   １所定電位が前記第１入力リードに印加され且つ
   前記第２所定電位が前記第２入力リードに印加さ
   れたのちは第２所定期間の間第３所定電位を供給
   する出力リードとを有することを特徴とする方
   式。 １０ 特許請求の範囲第９項において、前記第１
   所定期間が３個のゲート遅れであることを特徴と
   する方式。 １１ 特許請求の範囲第９項において、前記第２
   所定期間が１個のゲート遅れであることを特徴と
   する方式。 １２ 特許請求の範囲第９項において、前記遅延
   手段が、前記遅延手段の前記第１入力リードに接
   続されている第１入力リードと前記遅延手段の前
   記第２入力リードに接続されている第２入力リー
   ドと前記遅延手段の前記出力リードに接続されて
   いる出力リードとを具備した第１ゲートと、前記
   第１ゲートの前記出力リードに接続されている入
   力リードを具備すると共に出力リードを具備した
   第２ゲートと、前記第２ゲートの前記出力リード
   に接続されている入力リードを具備すると共に前
   記第１ゲートの前記第２入力リードに接続されて
   いる出力リードを具備する第３ゲートとを有する
   ことを特徴とする方式。