JPH0442577A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0442577A JPH0442577A JP15016090A JP15016090A JPH0442577A JP H0442577 A JPH0442577 A JP H0442577A JP 15016090 A JP15016090 A JP 15016090A JP 15016090 A JP15016090 A JP 15016090A JP H0442577 A JPH0442577 A JP H0442577A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- insulating film
- film transistor
- cvd method
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
［従来の技術］
従来の薄膜トランジスタは、例えばＪＡＰＡＮＤＩＳＰ
ＬＡＹ ’ ８６の１９８６年ｐ１９６〜ｐ１９９に示
される様な構造であった。この構造を一鍜化して、その
概要を第２図に示す。（ａ）図は上視図であり（ｂ）図
はＡＡ’における断面図である。ガラス、石英、サファ
イア等の絶縁基板２０１上に、ドナーあるいは、アクセ
プタとなる不純物を添加した多結晶シリコン薄膜から成
るソース電極２０２及びドレイン電極２０３が形成され
ている。これに接して、ソース配線２０４とドレイン配
！２０５が設けられており、更にソース電極２０２及び
ドレイン電極２０３の上側て接し両者を結ぶように多結
晶シリコン薄膜から成る半導体層２０６が形成されてい
る。これらを被覆するようにゲート絶縁膜２０７が熱Ｃ
ＶＤ法により形成されている。更にこれに接しゲート１
ｉＩＭ２０８が設けられている。
ＬＡＹ ’ ８６の１９８６年ｐ１９６〜ｐ１９９に示
される様な構造であった。この構造を一鍜化して、その
概要を第２図に示す。（ａ）図は上視図であり（ｂ）図
はＡＡ’における断面図である。ガラス、石英、サファ
イア等の絶縁基板２０１上に、ドナーあるいは、アクセ
プタとなる不純物を添加した多結晶シリコン薄膜から成
るソース電極２０２及びドレイン電極２０３が形成され
ている。これに接して、ソース配線２０４とドレイン配
！２０５が設けられており、更にソース電極２０２及び
ドレイン電極２０３の上側て接し両者を結ぶように多結
晶シリコン薄膜から成る半導体層２０６が形成されてい
る。これらを被覆するようにゲート絶縁膜２０７が熱Ｃ
ＶＤ法により形成されている。更にこれに接しゲート１
ｉＩＭ２０８が設けられている。
［発明が解決しようとする課題］
しかし、従来の薄膜トランジスタは次のような問題点を
有していた。
有していた。
熱ＣＶＤ法によりゲート絶縁膜を形成すると、形成され
た絶縁膜の密度が小さく更に絶縁膜中に存在する欠陥も
多く、その結果薄膜トランジスタの表面電荷密度が約Ｉ
Ｘ １０１２ｃｍ−２と大きくなり、信頼性を著しく
低下させてしまっていた。更に熱ＣＶＤ法は、基板をセ
ットする治具や、チャンバーに付着したＳ ｉ ０２の
膜質が悪く、容易に剥離してパーティクルが発生し、そ
の結果形成したゲート絶縁膜にピンホールが生じ、薄膜
トランジスタの欠陥の原因となっていた。
た絶縁膜の密度が小さく更に絶縁膜中に存在する欠陥も
多く、その結果薄膜トランジスタの表面電荷密度が約Ｉ
Ｘ １０１２ｃｍ−２と大きくなり、信頼性を著しく
低下させてしまっていた。更に熱ＣＶＤ法は、基板をセ
ットする治具や、チャンバーに付着したＳ ｉ ０２の
膜質が悪く、容易に剥離してパーティクルが発生し、そ
の結果形成したゲート絶縁膜にピンホールが生じ、薄膜
トランジスタの欠陥の原因となっていた。
本発明は、このような問題点を解決するものであり、そ
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
［課題を解決するための手段］
本発明の薄膜ｉ・ランジスクは、ゲート絶縁膜なＥＣＲ
プラズマＣＶＤ法で形成した第一の絶縁膜と、熱ＣＶＤ
法で形成した第二の絶縁膜の二層構造としたことを特徴
とする。
プラズマＣＶＤ法で形成した第一の絶縁膜と、熱ＣＶＤ
法で形成した第二の絶縁膜の二層構造としたことを特徴
とする。
〔実 施 例１
以下実施例に基づいて、本発明の詳細な説明する。第１
図に本発明による薄膜トランジスタの製造方法を示す。
図に本発明による薄膜トランジスタの製造方法を示す。
第１図に示す様に、ガラス、石英、サファイア等の絶縁
基板１０１上にドナーあるいはアクセプタとなる不純物
を添加した多結晶シリコン、非晶質シリコン等のシリコ
ン薄膜から成るソース電極１０２及びドレイン電極１０
３を減圧ＣＶＤ法プラスマＣＶＤ法等のＣＶＤ法により
形成する。
基板１０１上にドナーあるいはアクセプタとなる不純物
を添加した多結晶シリコン、非晶質シリコン等のシリコ
ン薄膜から成るソース電極１０２及びドレイン電極１０
３を減圧ＣＶＤ法プラスマＣＶＤ法等のＣＶＤ法により
形成する。
その膜厚は５００〜５０００Ａが望ましい。次に多結晶
シリコンあるいは非晶質シリコン等のシリコン薄膜から
成る半導体層１０４を減圧ＣＶＤ法、プラズマＣＶＤ法
等のＣＶＤ法により形成する。その膜厚は２０００Å以
下が望ましい。次に金属、透明導電膜等から成るソース
配線１０５及びドレイン配線１０６をスパッタ法あるい
は真空蒸着法により形成する。次にＥＣＲプラズマＣＶ
Ｄ法によりＳｉＯ□、ＳｉＮ２等の第１のゲート絶縁Ｉ
Ｉ＠１０７を形成する。使用した装置の概略を第３図に
示す。主要部は、プラズマ室３０３と試料室３１０で構
成され、プラズマ室３０３に石英窓３１１を返して、同
波数２．４５ＧＨｚ、パワー６００Ｗのマイクロ波３０
７が、外周の磁気コイル３０５により磁界が供給できる
。プラズマ室内でマイクロ波と磁界の相互作用で発生し
た高粘性プラズマとイオン流３０４は発数ＥＲ界によっ
て試料室３１０へ輸送され、気相反応・表面反応を経て
、絶縁基板３０１上に膜が形成される。ＳｉＣ２を形成
する場合ガスライン３０６より１５ＳＣＣＭの酸素ガス
が、ガスライン３０８より６ＳＣＣＭのＳ ｉ Ｈ４ガ
スを供給した。この時の圧力は、６０Ｘ１０−’Ｔｏｒ
ｒで、形成速度は約６７０人／ｍｉｎであった。その膜
厚は１００〜１０００人が望ましい。試料室３０２に固
定させた基板３０１は、高粘性プラズマとイオン流の衝
撃効果により、低温で良質の膜が得られる。一方ＥＣＲ
プラズマＣＶＤ法により成膜した膜は高粘性プラズマ流
の強い方向性の中心に、段差側壁部にほとんど膜が形成
されないかあるいは衝く薄い膜か形成されても脆弱であ
った。この結果ゲート電極１０９とソース電極１０２あ
るいはドレイン電極１０３とのゲート耐圧低下、リーク
電流の増大を招いていた。
シリコンあるいは非晶質シリコン等のシリコン薄膜から
成る半導体層１０４を減圧ＣＶＤ法、プラズマＣＶＤ法
等のＣＶＤ法により形成する。その膜厚は２０００Å以
下が望ましい。次に金属、透明導電膜等から成るソース
配線１０５及びドレイン配線１０６をスパッタ法あるい
は真空蒸着法により形成する。次にＥＣＲプラズマＣＶ
Ｄ法によりＳｉＯ□、ＳｉＮ２等の第１のゲート絶縁Ｉ
Ｉ＠１０７を形成する。使用した装置の概略を第３図に
示す。主要部は、プラズマ室３０３と試料室３１０で構
成され、プラズマ室３０３に石英窓３１１を返して、同
波数２．４５ＧＨｚ、パワー６００Ｗのマイクロ波３０
７が、外周の磁気コイル３０５により磁界が供給できる
。プラズマ室内でマイクロ波と磁界の相互作用で発生し
た高粘性プラズマとイオン流３０４は発数ＥＲ界によっ
て試料室３１０へ輸送され、気相反応・表面反応を経て
、絶縁基板３０１上に膜が形成される。ＳｉＣ２を形成
する場合ガスライン３０６より１５ＳＣＣＭの酸素ガス
が、ガスライン３０８より６ＳＣＣＭのＳ ｉ Ｈ４ガ
スを供給した。この時の圧力は、６０Ｘ１０−’Ｔｏｒ
ｒで、形成速度は約６７０人／ｍｉｎであった。その膜
厚は１００〜１０００人が望ましい。試料室３０２に固
定させた基板３０１は、高粘性プラズマとイオン流の衝
撃効果により、低温で良質の膜が得られる。一方ＥＣＲ
プラズマＣＶＤ法により成膜した膜は高粘性プラズマ流
の強い方向性の中心に、段差側壁部にほとんど膜が形成
されないかあるいは衝く薄い膜か形成されても脆弱であ
った。この結果ゲート電極１０９とソース電極１０２あ
るいはドレイン電極１０３とのゲート耐圧低下、リーク
電流の増大を招いていた。
次に、常圧ＣＶＤ法、あるいは減圧ＣＶＤ法等の熱ＣＶ
Ｄ法により、５ｉｎ）２．ＳｉＮ等の第一のゲート絶縁
膜１０８を形成する。その膜厚は５００〜２０００人が
望ましい。一般に熱ＣＶＤ法は数十ミリトールから大気
圧の高い圧力て膜形成が可能なためステップ力バレイシ
も良好であり、段差側壁部にも平坦部と同様に膜が形成
される。
Ｄ法により、５ｉｎ）２．ＳｉＮ等の第一のゲート絶縁
膜１０８を形成する。その膜厚は５００〜２０００人が
望ましい。一般に熱ＣＶＤ法は数十ミリトールから大気
圧の高い圧力て膜形成が可能なためステップ力バレイシ
も良好であり、段差側壁部にも平坦部と同様に膜が形成
される。
最後に、不純物を含むシリコン膜、金属、透明導電膜等
より成るゲート電極１０９をＣＶＤ法、スパッタ法、蒸
＠法により形成する。
より成るゲート電極１０９をＣＶＤ法、スパッタ法、蒸
＠法により形成する。
この様に製造された薄膜トランジスタは、ソス電極１０
２及びドレイン電極１０３のエツチング断面形状に影響
されることなく、表面電荷密度が小さい良好なＭＯ５界
面と、十分なゲート耐圧が得られる。これは特に３０Ｕ
ｍ角以上の大面積基板を用いた場合ソース電極、ドレイ
ン電極、半導体層等の断面形状を精密に制御しなくても
、良好なＭＯ５界面と十分に大きなゲート耐圧を同時に
両立でき、従来用いられていた、ウェットエッチ法、ド
ライエッチ法をそのまま大面積基板に適用できる。
２及びドレイン電極１０３のエツチング断面形状に影響
されることなく、表面電荷密度が小さい良好なＭＯ５界
面と、十分なゲート耐圧が得られる。これは特に３０Ｕ
ｍ角以上の大面積基板を用いた場合ソース電極、ドレイ
ン電極、半導体層等の断面形状を精密に制御しなくても
、良好なＭＯ５界面と十分に大きなゲート耐圧を同時に
両立でき、従来用いられていた、ウェットエッチ法、ド
ライエッチ法をそのまま大面積基板に適用できる。
更に、ゲート絶縁膜を二層構造としたため、ゲート絶縁
膜に存在するピンホールが、同一場所に発生する確率は
無視でき、大幅にゲート記録膜のショートに起因する欠
陥を低減できる。
膜に存在するピンホールが、同一場所に発生する確率は
無視でき、大幅にゲート記録膜のショートに起因する欠
陥を低減できる。
更に、ＥＣＲプラズマＣＶＤ法により形成するゲート絶
縁膜は、絶縁膜を形成する。前に、５×１０−’Ｔｏｒ
ｒ以下の高真空とし、膜の形成も１０−’Ｔｏｒｒ台で
形成するため、形成されたゲート絶縁膜中の不純物が極
めて少なく、その結果薄膜トランジスタの表面電荷密度
も熱ＣＶＤ法の１／３〜１／１０と小さな値となり、薄
膜トランジスタの信頼性を大幅に向上できる。
縁膜は、絶縁膜を形成する。前に、５×１０−’Ｔｏｒ
ｒ以下の高真空とし、膜の形成も１０−’Ｔｏｒｒ台で
形成するため、形成されたゲート絶縁膜中の不純物が極
めて少なく、その結果薄膜トランジスタの表面電荷密度
も熱ＣＶＤ法の１／３〜１／１０と小さな値となり、薄
膜トランジスタの信頼性を大幅に向上できる。
本発明の薄膜トランジスタの特性を第４区に示す。横軸
はゲート電圧Ｖ。３、縦軸はドレイン電流工。の対数値
である。ドレイン電圧Ｖｏｓは４Ｖ。
はゲート電圧Ｖ。３、縦軸はドレイン電流工。の対数値
である。ドレイン電圧Ｖｏｓは４Ｖ。
チャネルＴｔ、チャネル幅ともに１０μｍである。
半導体層には多結晶シリコンを用いその膜厚は２００人
、ゲート絶縁膜はＳｉＯ□を用いてその膜厚はｌ ５０
０Ａである。破線は従来の熱ＣＶ Ｄ法によりゲート絶
縁膜を形成した薄膜トランジスタ、実線は本発明のＥＣ
ＲプラズマＣＶＤにより形成した薄膜トランジスタであ
る。第４図から明らかな様に表面電荷密度が減少したた
め、ゲート電圧Ｏｖてのドレイン電流工。が約４個小さ
くなり、サブスレショルド領域での立上りも急峻となり
、特性が向上している。この結果液晶デイスプレィに応
用した場合低電圧駆動が可能となり、コントラスト比の
大きい高画質のデイスプレィが実現できる。
、ゲート絶縁膜はＳｉＯ□を用いてその膜厚はｌ ５０
０Ａである。破線は従来の熱ＣＶ Ｄ法によりゲート絶
縁膜を形成した薄膜トランジスタ、実線は本発明のＥＣ
ＲプラズマＣＶＤにより形成した薄膜トランジスタであ
る。第４図から明らかな様に表面電荷密度が減少したた
め、ゲート電圧Ｏｖてのドレイン電流工。が約４個小さ
くなり、サブスレショルド領域での立上りも急峻となり
、特性が向上している。この結果液晶デイスプレィに応
用した場合低電圧駆動が可能となり、コントラスト比の
大きい高画質のデイスプレィが実現できる。
イメージセンサや３次元集積回路へ応用した場合、低電
圧駆動、低消費電力が実現できる。
圧駆動、低消費電力が実現できる。
［発明の効果］
本発明は次のようなすぐれた効果を有する。第１に、従
来用いられていたウェットエッチ法、ドライエッチ法を
そのまま３０ｃｍ角以上の大面積に適用しても、良好な
ＭＯ５界面と、十分に大きなゲート耐圧を同時に両立で
きる。
来用いられていたウェットエッチ法、ドライエッチ法を
そのまま３０ｃｍ角以上の大面積に適用しても、良好な
ＭＯ５界面と、十分に大きなゲート耐圧を同時に両立で
きる。
第２に、薄膜トランジスタの表面電荷密度が１ｘ １０
−” ｃｍ−２〜３ｘ １０−Ｎｃｍ−２と少なく、信
頼性を大幅に向上できる。
−” ｃｍ−２〜３ｘ １０−Ｎｃｍ−２と少なく、信
頼性を大幅に向上できる。
第３にＥＣＲプラズマＣＶＤ法は原理的にパティクルの
発生が少なく、ピンホール等の欠陥のないゲート絶縁膜
が容易に得られ、薄膜トランジスタの低欠陥化が実現で
きる。
発生が少なく、ピンホール等の欠陥のないゲート絶縁膜
が容易に得られ、薄膜トランジスタの低欠陥化が実現で
きる。
第４に、薄膜トランジスタの電気特性が向上し、低電圧
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
以上のように、本発明の薄膜トランジスタは数多くの優
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺回路
、イメージセンサ、３次元集積回路等多岐にわたる。
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺回路
、イメージセンサ、３次元集積回路等多岐にわたる。
第１図は本発明の薄膜トランジスタの製造方法を示した
断面図。 第２図は従来の薄膜トランジスタの構造を示しくａ）は
上視図、（ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１ 、２０１． １０２、２０２ ・ １０３、２０３ ・ １０４、２０６ ・ １０５、２０４ ・ １０６、２０５ ・ １０７、２０７ ・ １０８ ・ １０９、３０４ １１０、２０８ ３０３ ・ ・ ・ ・ 絶縁基板 ・ソース電極 ドレイン電極 ・半導体層 ソース配線 ドレイン配線 ゲート絶縁膜 高活性プラズマ イオン流 ゲート電極 ・プラズマ室 ３０５ ・ ・ ３０６、３０８ ・ ・ ３０７ ・ ・ ・ ・ ３０９ ・ ・ ・ ・ ・ ３１０ ・ ・ ・ ・ ・ ３１１ ・ ・ ・ ・ ・ ・ ・・・・磁気コイル ・・・・・ガラライン ・・・・マイクロ波 ・・・・・真空排気 ・・・・・試料室 ・・・・・石英窓 以
断面図。 第２図は従来の薄膜トランジスタの構造を示しくａ）は
上視図、（ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 １０１ 、２０１． １０２、２０２ ・ １０３、２０３ ・ １０４、２０６ ・ １０５、２０４ ・ １０６、２０５ ・ １０７、２０７ ・ １０８ ・ １０９、３０４ １１０、２０８ ３０３ ・ ・ ・ ・ 絶縁基板 ・ソース電極 ドレイン電極 ・半導体層 ソース配線 ドレイン配線 ゲート絶縁膜 高活性プラズマ イオン流 ゲート電極 ・プラズマ室 ３０５ ・ ・ ３０６、３０８ ・ ・ ３０７ ・ ・ ・ ・ ３０９ ・ ・ ・ ・ ・ ３１０ ・ ・ ・ ・ ・ ３１１ ・ ・ ・ ・ ・ ・ ・・・・磁気コイル ・・・・・ガラライン ・・・・マイクロ波 ・・・・・真空排気 ・・・・・試料室 ・・・・・石英窓 以
Claims (1)
- 絶縁基板上にソース電極及びドレイン電極と、該ソー
ス電極と該ドレイン電極を結ぶ半導体層と該半導体層を
被覆するゲート絶縁膜と、該ゲート絶縁膜を介して設け
られたゲート電極を具備する薄膜トランジスタにおいて
、該ゲート絶縁膜を電子サイクロトロン共鳴プラズマＣ
ＶＤ法（以下ＥＣＲプラズマＣＶＤ法と呼ぶ）で形成し
た第一の絶縁膜と、熱ＣＶＤ法で形成した第二の絶縁膜
の二層構造としたことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15016090A JPH0442577A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15016090A JPH0442577A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442577A true JPH0442577A (ja) | 1992-02-13 |
Family
ID=15490818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15016090A Pending JPH0442577A (ja) | 1990-06-08 | 1990-06-08 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323736B1 (ko) * | 1995-08-31 | 2002-08-14 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
-
1990
- 1990-06-08 JP JP15016090A patent/JPH0442577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323736B1 (ko) * | 1995-08-31 | 2002-08-14 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5311040A (en) | Thin film transistor with nitrogen concentration gradient | |
| EP0419160B1 (en) | Amorphous silicon semiconductor devices | |
| US4609930A (en) | Thin film transistor | |
| WO2022032754A1 (zh) | 一种tft基板及其制造方法、显示面板 | |
| KR20020032586A (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JPS62124775A (ja) | 傾斜エツチングによる薄膜トランジスタの製造方法および薄膜トランジスタ | |
| JPS60160170A (ja) | 薄膜トランジスタ | |
| JP3054862B2 (ja) | ダイヤモンド状炭素膜を含むゲート絶縁膜とこれを用いた薄膜トランジスタ及びゲート絶縁膜の形成方法並びにこれらの製造方法 | |
| KR0154817B1 (ko) | 액정 표시 장치용 박막 트랜지스터 및 그 제조 방법 | |
| JP3043870B2 (ja) | 液晶表示装置 | |
| JP2841381B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH03217059A (ja) | 薄膜トランジスタ | |
| JP3055782B2 (ja) | 薄膜トランジスタの製造方 | |
| JPH0442577A (ja) | 薄膜トランジスタ | |
| JPH07199226A (ja) | 液晶用薄膜トランジスタおよびその製造方法 | |
| JP3452679B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタおよび液晶表示装置 | |
| JPH04240733A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0774360A (ja) | 垂直形薄膜トランジスターの製造方法 | |
| JP2003068755A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0456168A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0546990B2 (ja) | ||
| JPH0442576A (ja) | 薄膜トランジスタ | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPH0282577A (ja) | 薄膜トランジスタの製造方法 | |
| JP2776411B2 (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 |