JPH0442616A - ３値出力回路 - Google Patents
３値出力回路Info
- Publication number
- JPH0442616A JPH0442616A JP2150176A JP15017690A JPH0442616A JP H0442616 A JPH0442616 A JP H0442616A JP 2150176 A JP2150176 A JP 2150176A JP 15017690 A JP15017690 A JP 15017690A JP H0442616 A JPH0442616 A JP H0442616A
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- JP
- Japan
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- circuit
- resistor
- output
- signal
- switch
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- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、３値出力回路に関し、詳しくは、消費電力
の少ない３値出力回路に関する。
の少ない３値出力回路に関する。
［従来の技術］
現在、ビデオ装置やテスト機能を有するＩＣ等のデジタ
ル回路において、デバイスの小型化などの要求から、信
号レベルが“Ｈ” （Ｈｉｇｈレベル）と“Ｌ” （Ｌ
ｏｗレベル）の他に、その中間の“Ｍ”（Ｍ１ｄｄｌｅ
レベル）を加えた３段階のレベルの信号（３値信号）を
取り扱うものが実用されている。
ル回路において、デバイスの小型化などの要求から、信
号レベルが“Ｈ” （Ｈｉｇｈレベル）と“Ｌ” （Ｌ
ｏｗレベル）の他に、その中間の“Ｍ”（Ｍ１ｄｄｌｅ
レベル）を加えた３段階のレベルの信号（３値信号）を
取り扱うものが実用されている。
第５図は、３値信号を出力する回路（３値出力回路）の
従来例である。同図において、出力端子３と電源ライン
ＶＤＤとの間には、Ｐ型ＭＯ８ＦＥＴＴｒｌ及び抵抗Ｒ
１が並列に接続されている。出力端子３と接地ラインと
の間には、Ｎ型ＭＯ８ＦＥＴＴｒ２及び抵抗Ｒ２が並列
に接続されている。
従来例である。同図において、出力端子３と電源ライン
ＶＤＤとの間には、Ｐ型ＭＯ８ＦＥＴＴｒｌ及び抵抗Ｒ
１が並列に接続されている。出力端子３と接地ラインと
の間には、Ｎ型ＭＯ８ＦＥＴＴｒ２及び抵抗Ｒ２が並列
に接続されている。
Ｔｒｉ及びＴｒ２のゲートは、それぞれこの３値出力回
路の入力端子１及び入力端子２に接続さている。
路の入力端子１及び入力端子２に接続さている。
この回路は、入力端子１および２に入力される“Ｈ″と
“Ｌ″との組み合わせによって、第６図に示すように
ｕＨ”Ｍ″、又は“Ｌ”の３値信号が出力される。
“Ｌ″との組み合わせによって、第６図に示すように
ｕＨ”Ｍ″、又は“Ｌ”の３値信号が出力される。
入力端子１と入力端子２が共に“Ｌ″の信号を受けてい
るとき、トランジスタＴｒ１は“ＯＮ”、トランジスタ
Ｔｒ２は“ＯＦＦ”となる。このとき出力端子３の電位
Ｖは電源の電位ＶＤＤに近い値となるので、この回路の
出力は“Ｈ”となる。
るとき、トランジスタＴｒ１は“ＯＮ”、トランジスタ
Ｔｒ２は“ＯＦＦ”となる。このとき出力端子３の電位
Ｖは電源の電位ＶＤＤに近い値となるので、この回路の
出力は“Ｈ”となる。
また、入力端子１と入力端子２が共に“Ｈ”の信号を受
けているときは、Ｔｒｌは“ＯＦＦ”、Ｔｅ３は“ＯＮ
”となる。このとき出力端子３の電位Ｖはアースの電位
Ｏｖに近い値となるので、出力は“Ｌ”となる。
けているときは、Ｔｒｌは“ＯＦＦ”、Ｔｅ３は“ＯＮ
”となる。このとき出力端子３の電位Ｖはアースの電位
Ｏｖに近い値となるので、出力は“Ｌ”となる。
入力端子１が“Ｈ”、入力端子２が“Ｌ”の信号を受け
ているときは、ＴｒｌとＴｅ３は供に“ＯＦＦ”となる
。このとき、出力端子３に接続する負荷に流れる電流が
充分小さく無視し得るような場合には、電源ラインＶＤ
Ｄから抵抗Ｒ，に流れ込んだ電流は、抵抗Ｒ２を通って
アースへ流出する。
ているときは、ＴｒｌとＴｅ３は供に“ＯＦＦ”となる
。このとき、出力端子３に接続する負荷に流れる電流が
充分小さく無視し得るような場合には、電源ラインＶＤ
Ｄから抵抗Ｒ，に流れ込んだ電流は、抵抗Ｒ２を通って
アースへ流出する。
したがって、出力端子３の電位はＶ ＝ ＶＤＤＸ Ｒ
２／ （Ｒ１＋Ｒ２）となるが、この値が“Ｍ”信号の
出力レベルである。
２／ （Ｒ１＋Ｒ２）となるが、この値が“Ｍ”信号の
出力レベルである。
［解決しようとする課題］
ところが、このような従来の３値出力回路では、出力端
子３に電流消費の大きな負荷や複数の負荷を並列に接続
したような場合には、負荷に流れる電流の影響が無視で
きなくなり、出力端子３の電位が出力すべき信号レベル
からずれ、次段の回路が誤動作する危険性があった。
子３に電流消費の大きな負荷や複数の負荷を並列に接続
したような場合には、負荷に流れる電流の影響が無視で
きなくなり、出力端子３の電位が出力すべき信号レベル
からずれ、次段の回路が誤動作する危険性があった。
例えば％ ”Ｍ”信号を出力しようとしたとき、Ｔｒ
ｉとＴｅ３は供に“ＯＦＦ”になっており、電源ライン
ＶＤＤから抵抗Ｒ１に流れ込んだ電流は、抵抗Ｒ２を通
ってアースへ流出する電流と負荷側へ流れる電流に分か
れる。或いは、負荷側から電流が流れ込む場合もある。
ｉとＴｅ３は供に“ＯＦＦ”になっており、電源ライン
ＶＤＤから抵抗Ｒ１に流れ込んだ電流は、抵抗Ｒ２を通
ってアースへ流出する電流と負荷側へ流れる電流に分か
れる。或いは、負荷側から電流が流れ込む場合もある。
このため、抵抗Ｒ１を流れる電流と抵抗Ｒ２を流れる電
流との大きさに差が生じ、出力端子３の電位は本来の“
Ｍ”信号のレベルからずれてしまう。
流との大きさに差が生じ、出力端子３の電位は本来の“
Ｍ”信号のレベルからずれてしまう。
従来はこの電位Ｖの“Ｍ”信号レベルからのずれを小さ
くするために、抵抗Ｒ１及びＲ２の抵抗値を小さくして
、負荷側に流れる電流に対して抵抗Ｒ１及びＲ２に流れ
る電流が充分大きくなるようにしていた。ところが、抵
抗Ｒ１及びＲ２の抵抗値が小さくなると、これらの抵抗
で消費される電力が大きくなり、回路の消費電力が増加
するという欠点がある。このことは省電力化の妨げとな
るばかりでなく、抵抗体による発熱のために回路の集積
化が困難になるという問題点も生じていた。
くするために、抵抗Ｒ１及びＲ２の抵抗値を小さくして
、負荷側に流れる電流に対して抵抗Ｒ１及びＲ２に流れ
る電流が充分大きくなるようにしていた。ところが、抵
抗Ｒ１及びＲ２の抵抗値が小さくなると、これらの抵抗
で消費される電力が大きくなり、回路の消費電力が増加
するという欠点がある。このことは省電力化の妨げとな
るばかりでなく、抵抗体による発熱のために回路の集積
化が困難になるという問題点も生じていた。
さらに、Ｒ１及びＲ２の抵抗値をトランジスタのオン抵
抗と同程度になるまで小さくした場合、“Ｈ”信号を出
力しようとしてＴｒｉを“ＯＮ”Ｔｅ３を“ＯＦＦ”に
すると、Ｔｒｉから抵抗Ｒ２１アースへと電流が流れ、
かつＴｒｌに流れる電流と同程度の電流がＲ１も流れる
。そこで、出力端子３の電位Ｖは“Ｈ”信号のレベルよ
りも低くなってしまう。同様に ｕｌ、”信号を出力し
ようとしてＴｒｉを“ＯＦＦ”、Ｔｅ３を“ＯＮ”にす
ると、電源ラインＶＤＤから抵抗Ｒｔ 、Ｔｒ２ｔ ア
ースへと電流が流れ、かつ、Ｔｅ３に流れる電流と同程
度の電流がＲ２にも流れる。そこで、出力端子３の電位
Ｖは“Ｌ”信号レベルより高くなる。
抗と同程度になるまで小さくした場合、“Ｈ”信号を出
力しようとしてＴｒｉを“ＯＮ”Ｔｅ３を“ＯＦＦ”に
すると、Ｔｒｉから抵抗Ｒ２１アースへと電流が流れ、
かつＴｒｌに流れる電流と同程度の電流がＲ１も流れる
。そこで、出力端子３の電位Ｖは“Ｈ”信号のレベルよ
りも低くなってしまう。同様に ｕｌ、”信号を出力し
ようとしてＴｒｉを“ＯＦＦ”、Ｔｅ３を“ＯＮ”にす
ると、電源ラインＶＤＤから抵抗Ｒｔ 、Ｔｒ２ｔ ア
ースへと電流が流れ、かつ、Ｔｅ３に流れる電流と同程
度の電流がＲ２にも流れる。そこで、出力端子３の電位
Ｖは“Ｌ”信号レベルより高くなる。
この発明は、このような従来技術の問題点を解決するも
のであって、回路の省電力化、集積化に適し、出力信号
を定められたレベルからずれることなく出力することが
可能な３値出力回路を提供することを目的とする。
のであって、回路の省電力化、集積化に適し、出力信号
を定められたレベルからずれることなく出力することが
可能な３値出力回路を提供することを目的とする。
［課題を解決するための手段］
このような目的を達成するために、この発明の３値出力
回路における手段は、出力側に抵抗Ｒ１。
回路における手段は、出力側に抵抗Ｒ１。
Ｒ２の分圧回路を有する出力回路において、抵抗Ｒ１と
電源ラインＶＤＤとの間及び抵抗Ｒ２とアースとの間に
スイッチ回路を挿入し ｔａＨ”信号又は“Ｌ”信号を
出力するときに、これらのスイッチ回路を“ＯＦＦ”す
ることによって抵抗Ｒ，及びＲ２に電流が流れないよう
にしたものである。
電源ラインＶＤＤとの間及び抵抗Ｒ２とアースとの間に
スイッチ回路を挿入し ｔａＨ”信号又は“Ｌ”信号を
出力するときに、これらのスイッチ回路を“ＯＦＦ”す
ることによって抵抗Ｒ，及びＲ２に電流が流れないよう
にしたものである。
［作用］
このように ｕＨ”信号又は“Ｌ”信号を出力するとき
に、スイッチ回路を“ＯＦＦ”とすることにより抵抗側
の回路が切離され、抵抗Ｒ１及びＲ２に電流が流れなく
なるため、これらの抵抗で電力が消費されず、回路の消
費電力を低減させることができる。また、抵抗での電力
消費による発熱が小さいため、回路を集積化して小型に
することができる。さらに、抵抗Ｒ１及びＲ２の抵抗値
を小さくしても ｕＨ”信号及び“Ｌ”信号を出力する
ときにこれらの抵抗に電流が流れないことから、これに
よる電位差が出力端子３に生じない。
に、スイッチ回路を“ＯＦＦ”とすることにより抵抗側
の回路が切離され、抵抗Ｒ１及びＲ２に電流が流れなく
なるため、これらの抵抗で電力が消費されず、回路の消
費電力を低減させることができる。また、抵抗での電力
消費による発熱が小さいため、回路を集積化して小型に
することができる。さらに、抵抗Ｒ１及びＲ２の抵抗値
を小さくしても ｕＨ”信号及び“Ｌ”信号を出力する
ときにこれらの抵抗に電流が流れないことから、これに
よる電位差が出力端子３に生じない。
その結果 ａａＨ”信号を出力するときは出力電圧Ｖを
電源電圧ＶＤＤに近い値に １４Ｌ”信号を出力すると
きはＶをＯｖに近い値にすることができる。
電源電圧ＶＤＤに近い値に １４Ｌ”信号を出力すると
きはＶをＯｖに近い値にすることができる。
そのため、従来問題となっていた出力電圧Ｖが定められ
たレベルからずれることによって起こる誤動作を防止す
ることが可能となり、回路の信頼性を向上させることが
できる。
たレベルからずれることによって起こる誤動作を防止す
ることが可能となり、回路の信頼性を向上させることが
できる。
［実施例コ
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明を適用した３値出力回路の一実施例
である。ここで、従来と異なるのは、抵抗Ｒ１と電源ラ
インＶＤＤとの間にＰ型ＭＯ８ＦＥＴからなるスイッチ
素子Ｔｒ３が、抵抗Ｒ２とアースとの間にＮ型ＭＯ５Ｆ
ＥＴからなるスイッチ素子Ｔｒ４が挿入されていること
と、第５図の入力端子１に相当するＴｒｉのゲート端子
に接続された入力端子Ｂと入力端子２に相当するＴｒ２
のゲート端子に接続された入力端子Ｃの他に、Ｔｒ３の
ゲート端子に接続された入力端子ＡとＴｒ４のゲート端
子に接続された入力端子りが加わっていることである。
である。ここで、従来と異なるのは、抵抗Ｒ１と電源ラ
インＶＤＤとの間にＰ型ＭＯ８ＦＥＴからなるスイッチ
素子Ｔｒ３が、抵抗Ｒ２とアースとの間にＮ型ＭＯ５Ｆ
ＥＴからなるスイッチ素子Ｔｒ４が挿入されていること
と、第５図の入力端子１に相当するＴｒｉのゲート端子
に接続された入力端子Ｂと入力端子２に相当するＴｒ２
のゲート端子に接続された入力端子Ｃの他に、Ｔｒ３の
ゲート端子に接続された入力端子ＡとＴｒ４のゲート端
子に接続された入力端子りが加わっていることである。
第２図の真理値表に示すように、出力端子Ｘに“Ｈ”レ
ベルの信号を出力するときは、入力端子Ａ１Ｂ１Ｃ及び
Ｄをそれぞれ“Ｈ”、′Ｌ”、′Ｌ”及び“Ｌ”にする
。このときＴｒ３及びＴｒ４は共に“ＯＦＦ”となり、
抵抗Ｒ１及びＲ２に電流は流れない。Ｔｒｉは“ＯＮ”
、Ｔｒ２は“ＯＦＦ”となっているので、出力端子Ｘの
電位Ｖは電源ラインの電位ＶＤＤに近い値となる。
ベルの信号を出力するときは、入力端子Ａ１Ｂ１Ｃ及び
Ｄをそれぞれ“Ｈ”、′Ｌ”、′Ｌ”及び“Ｌ”にする
。このときＴｒ３及びＴｒ４は共に“ＯＦＦ”となり、
抵抗Ｒ１及びＲ２に電流は流れない。Ｔｒｉは“ＯＮ”
、Ｔｒ２は“ＯＦＦ”となっているので、出力端子Ｘの
電位Ｖは電源ラインの電位ＶＤＤに近い値となる。
出力端子Ｘに“Ｌ”レベルの信号を出力するときは、入
力端子Ａ１８１Ｃ及びＤをそれぞれ“Ｈ”“Ｈ”Ｈ”及
び“Ｌ”にする。このときＴｒ３及びＴｒ４は供に“Ｏ
ＦＦ”となり、抵抗Ｒ１及びＲ２に電流は流れない。Ｔ
ｒｉは“ＯＦＦ”、Ｔｒ２は“ＯＮ”となっているので
、電位Ｖはアースの電位Ｏｖに近い値となる。
力端子Ａ１８１Ｃ及びＤをそれぞれ“Ｈ”“Ｈ”Ｈ”及
び“Ｌ”にする。このときＴｒ３及びＴｒ４は供に“Ｏ
ＦＦ”となり、抵抗Ｒ１及びＲ２に電流は流れない。Ｔ
ｒｉは“ＯＦＦ”、Ｔｒ２は“ＯＮ”となっているので
、電位Ｖはアースの電位Ｏｖに近い値となる。
出力端子Ｘに“Ｍ”レベルの信号を出力するときは、入
力端子Ａ、Ｂ、Ｃ及びＤをそれぞれ“Ｌ”“Ｈ”Ｌ”及
び“Ｈ”にする。このときＴｒｌとＴｒ２は供に“ＯＦ
Ｆ”となっているので、これらは回路から切離されてい
る。Ｔｒ３とＴｒ４は共に“ＯＮ”となっているので、
電源ラインＶＤＤからＴｒ３に流れ込んだ電流は抵抗Ｒ
１を通った後、抵抗Ｒ２及びＴｒ４を通ってアースへ流
れる電流と、出力端子Ｘにつながる負荷へと流れる電流
に分かれる。負荷に流れる電流がＲ２に流れる電流に対
して充分小さければ、出力端子Ｘの電圧■は“Ｍ”信号
のレベルＶＤＤｘＲ２／（Ｒ１＋Ｒ２）に近い値となる
。したがって、出力に多少電流消費の大きな負荷をつな
いだ場合でも、Ｒ１及びＲ２の抵抗値を小さくしてこれ
らの抵抗に流れる電流をさらに大きくしたとしても、負
荷に流れる電流の影響による“Ｍ”信号の出力レベルの
ずれを充分小さくすることができる。
力端子Ａ、Ｂ、Ｃ及びＤをそれぞれ“Ｌ”“Ｈ”Ｌ”及
び“Ｈ”にする。このときＴｒｌとＴｒ２は供に“ＯＦ
Ｆ”となっているので、これらは回路から切離されてい
る。Ｔｒ３とＴｒ４は共に“ＯＮ”となっているので、
電源ラインＶＤＤからＴｒ３に流れ込んだ電流は抵抗Ｒ
１を通った後、抵抗Ｒ２及びＴｒ４を通ってアースへ流
れる電流と、出力端子Ｘにつながる負荷へと流れる電流
に分かれる。負荷に流れる電流がＲ２に流れる電流に対
して充分小さければ、出力端子Ｘの電圧■は“Ｍ”信号
のレベルＶＤＤｘＲ２／（Ｒ１＋Ｒ２）に近い値となる
。したがって、出力に多少電流消費の大きな負荷をつな
いだ場合でも、Ｒ１及びＲ２の抵抗値を小さくしてこれ
らの抵抗に流れる電流をさらに大きくしたとしても、負
荷に流れる電流の影響による“Ｍ”信号の出力レベルの
ずれを充分小さくすることができる。
また、従来の３値出力回路と違って、抵抗Ｒ１及びＲ２
に電流が流れるのが“Ｍ”信号を出力するときだけであ
り ４１Ｈ”信号及び“Ｌ”信号を出力するときにはこ
れらの抵抗に電流は流れない。
に電流が流れるのが“Ｍ”信号を出力するときだけであ
り ４１Ｈ”信号及び“Ｌ”信号を出力するときにはこ
れらの抵抗に電流は流れない。
したがって、消費電力を従来のものより大幅に低減する
ことができる。
ことができる。
第３図は、第１図の実施例の回路の入力側に論理回路を
付は加え、ビデオカメラにおいて３値出力の制御信号を
発生する回路に応用した本発明の他の実施例である。ビ
デオカメラ制御回路９から“Ｍ”有効・無効制御端子７
及び波形出力制御端子８に入力される“Ｈ”又は“Ｌ”
の信号の組み合わせによって、第４図に示すように出力
端子Ｘに３値信号が出力される。波形出力端子８が“Ｈ
”のときは ｕＭ”有効舎無効制御端子７に入力される
信号に応じて、出力端子Ｘに“Ｈ”又は“Ｍ”が出力さ
れる。ここで、端子７が“Ｌ”のときは出力端子Ｘは“
Ｈ”となり、端子７が“Ｈ”のときは出力端子Ｘは“Ｍ
”となる。波形出力端子８が“Ｌ”のときは、“Ｍ”有
効拳無後端子の状態にかかわらず出力端子Ｘは“Ｌ”と
なる。
付は加え、ビデオカメラにおいて３値出力の制御信号を
発生する回路に応用した本発明の他の実施例である。ビ
デオカメラ制御回路９から“Ｍ”有効・無効制御端子７
及び波形出力制御端子８に入力される“Ｈ”又は“Ｌ”
の信号の組み合わせによって、第４図に示すように出力
端子Ｘに３値信号が出力される。波形出力端子８が“Ｈ
”のときは ｕＭ”有効舎無効制御端子７に入力される
信号に応じて、出力端子Ｘに“Ｈ”又は“Ｍ”が出力さ
れる。ここで、端子７が“Ｌ”のときは出力端子Ｘは“
Ｈ”となり、端子７が“Ｈ”のときは出力端子Ｘは“Ｍ
”となる。波形出力端子８が“Ｌ”のときは、“Ｍ”有
効拳無後端子の状態にかかわらず出力端子Ｘは“Ｌ”と
なる。
なお、実施例では、ＣＭＯ８ＦＥＴのスイッチ回路を用
いているが、これは、バイポーラトランジスタの回路で
あってもよく、要するにスイッチ回路であればよい。ま
た、第３図に示した論理回路はこの構成のものに限定さ
れるものではな（、用途に応じて種々の回路で構成でき
ることはいうまでもない。実施例では、Ｔｒ３が電源ラ
インＶＤＤ側に、Ｔｒ４がアース側に挿入されてるが、
Ｔｒ３゜Ｔｒ４は出力端子Ｘ側に挿入されていてもよい
ことは勿論である。
いているが、これは、バイポーラトランジスタの回路で
あってもよく、要するにスイッチ回路であればよい。ま
た、第３図に示した論理回路はこの構成のものに限定さ
れるものではな（、用途に応じて種々の回路で構成でき
ることはいうまでもない。実施例では、Ｔｒ３が電源ラ
インＶＤＤ側に、Ｔｒ４がアース側に挿入されてるが、
Ｔｒ３゜Ｔｒ４は出力端子Ｘ側に挿入されていてもよい
ことは勿論である。
［発明の効果コ
以上の説明から理解できるように、この発明にあっては
ｕＨ″信号又は“Ｌ”信号を出力するときにトランジ
スタＴｒ３及びＴｒ４を“ＯＦＦ”しているので、抵抗
Ｒ１及びＲ２による電流消費を抑え、回路の省電力化が
可能となる。さらに、抵抗で電力が消費されることによ
る発熱が小さいため、回路を集積化して小型にすること
ができる。
ｕＨ″信号又は“Ｌ”信号を出力するときにトランジ
スタＴｒ３及びＴｒ４を“ＯＦＦ”しているので、抵抗
Ｒ１及びＲ２による電流消費を抑え、回路の省電力化が
可能となる。さらに、抵抗で電力が消費されることによ
る発熱が小さいため、回路を集積化して小型にすること
ができる。
また、出力電圧のレベルのずれが生じにいため、誤動作
が防止され、回路の信頼性を向上させることができる。
が防止され、回路の信頼性を向上させることができる。
第１図は、本発明の実施例を示す回路図、第２図は、第
１図の回路の動作を表す真理値表の説明図、第３図は本
発明の他の実施例を示す回路図、第４図は、第３図の回
路の動作を表す真理値表の説明図、第５図は従来の３値
出力回路を示す回路図、第６図はその動作を表す真理値
表の説明図である。 １・・・入力端子１、２・・・入力端子２．３・・・出
力端子３、４１．４２・・・ＮＡＮＤ回路、５・・・Ｎ
ＯＲ回路、 ６・・・インバータ、７・・・“Ｍ”有
効・無効制御端子、 ８・・・波形出力制御端子、 ９
・・・ビデオカメラ制御回路。
１図の回路の動作を表す真理値表の説明図、第３図は本
発明の他の実施例を示す回路図、第４図は、第３図の回
路の動作を表す真理値表の説明図、第５図は従来の３値
出力回路を示す回路図、第６図はその動作を表す真理値
表の説明図である。 １・・・入力端子１、２・・・入力端子２．３・・・出
力端子３、４１．４２・・・ＮＡＮＤ回路、５・・・Ｎ
ＯＲ回路、 ６・・・インバータ、７・・・“Ｍ”有
効・無効制御端子、 ８・・・波形出力制御端子、 ９
・・・ビデオカメラ制御回路。
Claims (1)
- （１）出力端子と電源ラインとの間に第１のスイッチ回
路と第１の抵抗とが並列に接続され、前記出力端子と基
準電位ラインとの間に第２のスイッチ回路と第２の抵抗
とが並列に接続された３値出力回路において、第３のス
イッチ回路を前記第１の抵抗に直列に挿入し、第４のス
イッチ回路を前記第２の抵抗に直列に挿入し、Ｈｉｇｈ
レベル信号及びＬｏｗレベル信号のいずれかを出力する
ときは前記第３のスイッチ回路及び前記第４のスイッチ
回路を“ＯＦＦ”状態にし、かつ第１のスイッチ回路と
第２のスイッチ回路のいずれか一方を“ＯＮ”、いずれ
か他方を“ＯＦＦ”し、Ｍｉｄｄｌｅレベル信号を出力
するときには第１のスイッチ回路及び第２のスイッチ回
路を共に“ＯＦＦ”状態とし、かつ前記第３のスイッチ
回路及び前記第４のスイッチ回路を共に“ＯＮ”にする
ことを特徴とする３値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150176A JPH0442616A (ja) | 1990-06-08 | 1990-06-08 | ３値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150176A JPH0442616A (ja) | 1990-06-08 | 1990-06-08 | ３値出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442616A true JPH0442616A (ja) | 1992-02-13 |
Family
ID=15491165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150176A Pending JPH0442616A (ja) | 1990-06-08 | 1990-06-08 | ３値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014241499A (ja) * | 2013-06-11 | 2014-12-25 | オンキヨー株式会社 | パルス合成回路 |
| JP2016511608A (ja) * | 2013-03-07 | 2016-04-14 | クアルコム，インコーポレイテッド | Ｎ相システムのための電圧モードドライバ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147543A (ja) * | 1983-02-10 | 1984-08-23 | Matsushita Electric Ind Co Ltd | 三値出力回路 |
-
1990
- 1990-06-08 JP JP2150176A patent/JPH0442616A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147543A (ja) * | 1983-02-10 | 1984-08-23 | Matsushita Electric Ind Co Ltd | 三値出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016511608A (ja) * | 2013-03-07 | 2016-04-14 | クアルコム，インコーポレイテッド | Ｎ相システムのための電圧モードドライバ回路 |
| JP2014241499A (ja) * | 2013-06-11 | 2014-12-25 | オンキヨー株式会社 | パルス合成回路 |
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