JPH0442696B2 - - Google Patents
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- JPH0442696B2 JPH0442696B2 JP60036171A JP3617185A JPH0442696B2 JP H0442696 B2 JPH0442696 B2 JP H0442696B2 JP 60036171 A JP60036171 A JP 60036171A JP 3617185 A JP3617185 A JP 3617185A JP H0442696 B2 JPH0442696 B2 JP H0442696B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ伝送装置の伝送制御方式に関す
る。特に、伝送受信制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a transmission control system for a data transmission device. In particular, it relates to a transmission/reception control method.
データ情報をそれに前置付加された論理アドレ
スに基づいて指定された転送開始アドレスから指
定された転送範囲内の領域に記憶させるデータ転
送制御方式において、
予め論理アドレスをアドレス入力として対応す
る転送開始アドレスおよび転送範囲をそのアドレ
スに格納する制御テーブルを設けておき、このテ
ーブルから受信情報に付加された論理アドレスに
対応する転送開始アドレスおよび転送範囲を読出
して、受信情報をバツフアに転送することなく直
接に指定領域に転送することにより、
受信情報の解析に伴う時間消費および解析後の
記憶装置への転送に伴う時間消費を省くことがで
きるようにしたものである。
In a data transfer control method in which data information is stored in an area within a specified transfer range from a specified transfer start address based on a logical address prefixed to it, the logical address is input in advance to the corresponding transfer start address. A control table is provided that stores the transfer start address and transfer range in that address, and the transfer start address and transfer range corresponding to the logical address added to the received information are read from this table, and the received information is directly transferred without being transferred to the buffer. By transferring the received information to a specified area, it is possible to save the time consumed in analyzing the received information and the time consumed in transferring the analyzed information to the storage device.
従来例データ伝送制御方式では、入力および出
力に対しての転送開始アドレスおよび転送範囲が
それぞれ１個設定されているので、データ受信す
る場合に転送開始アドレスおよび転送範囲が一つ
しか設定できない。一方、受信データ情報には多
種の情報があるので、情報処理装置記憶装置内に
バツフアを設け、受信したデータはまずこのバツ
フアに転送したのちここでデータ解析を行い、こ
の解析に基づいて改めて別の記憶装置エリアへの
メモリ転送を行う必要があつた。
In the conventional data transmission control system, one transfer start address and one transfer range are set for input and output, so only one transfer start address and one transfer range can be set when receiving data. On the other hand, since there are many types of received data information, a buffer is provided in the storage device of the information processing device, the received data is first transferred to this buffer, then data is analyzed here, and based on this analysis, it is separated again. It was necessary to transfer memory to the storage area of
このような従来例方式では、情報処理装置論理
装置でデータ解析とメモリ転送に伴うタイムロス
が発生する欠点があつた。
Such a conventional method has the disadvantage that time loss occurs due to data analysis and memory transfer in the information processing device logic device.
本発明は、論理アドレスが示す所要主記憶装置
ロケーシヨンへ直接書込むことができ、情報処理
装置の論理装置でのデータ解析およびメモリ転送
にかかわるタイムロスをなくすことができるデー
タ転送制御方式を提供することを目的とする。 The present invention provides a data transfer control method that allows direct writing to a required main storage device location indicated by a logical address and eliminates time loss associated with data analysis and memory transfer in the logical device of an information processing device. With the goal.
本発明は、論理アドレスが前置付加されたデー
タ情報にかかわる送信手段および受信手段を備
え、この受信手段は、データ情報を指定された転
送開始アドレスから指定された転送範囲内の領域
に記憶する記憶手段と、この記憶手段の書込みを
制御する伝送制御装置と、この伝送制御装置に転
送開始アドレスおよび転送範囲を指定する論理装
置とを備えたデータ転送制御方式で、前述の問題
点を解決するための手段として、上記伝送制御装
置は、論理アドレスをアドレス入力とし、そのア
ドレスに対応する転送開始アドレスおよび転送範
囲の複数個をデータとして格納する制御テーブル
と、受信情報に付加された論理アドレスに基づい
てこの論理アドレスに対応する転送開始アドレス
および転送範囲を上記制御テーブルから読出す読
出手段とを備えたことを特徴とする。
The present invention includes a transmitting means and a receiving means relating to data information prefixed with a logical address, and the receiving means stores the data information in an area within a designated transfer range from a designated transfer start address. The above-mentioned problems are solved by a data transfer control method that includes a storage means, a transmission control device that controls writing in the storage means, and a logical device that specifies a transfer start address and a transfer range to this transmission control device. As a means for this purpose, the transmission control device has a control table that takes a logical address as an address input and stores as data a transfer start address and a plurality of transfer ranges corresponding to the address, and a control table that stores a plurality of transfer start addresses and transfer ranges corresponding to the address, and a logical address added to the received information. The present invention is characterized by comprising reading means for reading out a transfer start address and a transfer range corresponding to this logical address from the control table based on the logical address.
データ情報に前置付加された論理アドレスをア
ドレス入力として、そのアドレスに対応する転送
開始アドレスおよび転送範囲が一対になつている
入力制御ブロツクのｎ個を格納することが可能な
入力制御テーブルが伝送制御装置内に保持されて
いて、データ情報が受信されると、その入力制御
テーブルからこのデータ情報に付されている論理
アドレスに対応する転送開始アドレスおよび転送
範囲が読み出され、情報処理装置および記憶装置
の指定された転送開始アドレスから指定された転
送範囲だけにデータ情報の転送が直接に行われ
る。
An input control table that can store n input control blocks each having a pair of transfer start address and transfer range corresponding to the logical address prefixed to the data information as an address input is transmitted. When data information is received within the control device, the transfer start address and transfer range corresponding to the logical address attached to this data information are read from the input control table, and the information processing device and Data information is directly transferred only to the specified transfer range from the specified transfer start address of the storage device.
以下、本発明実施例方式を図面に基づいて説明
する。
Hereinafter, an embodiment of the present invention will be explained based on the drawings.
第１図は本発明実施例方式の受信手段の構成を
示すブロツク構成図である。第２図はこの実施例
方式で伝送されるデータ情報を示す。図に示すよ
うに、データ情報にはその前に論理アドレスが付
加されている。第３図は伝送制御装置に含まれる
入力制御テーブルの内容を示すメモリマツプであ
る。図に示すように、論理アドレス０〜ｎ番地に
はこの論理アドレスに対応した入力制御ブロツク
の格納ロケーシヨンを示すポインタ１〜ｎがあ
り、ポインタ１〜ｎが示す番地は入力制御ブロツ
クの開始番地を示す。 FIG. 1 is a block diagram showing the configuration of a receiving means according to an embodiment of the present invention. FIG. 2 shows data information transmitted using this embodiment method. As shown in the figure, a logical address is added in front of the data information. FIG. 3 is a memory map showing the contents of the input control table included in the transmission control device. As shown in the figure, logical addresses 0 to n have pointers 1 to n that indicate the storage location of the input control block corresponding to this logical address, and the addresses indicated by pointers 1 to n indicate the starting address of the input control block. show.
まず、この実施例装置の構成を第１図に基づい
て説明する。この実施例装置は情報処理装置論理
装置１００と、情報処理装置主記憶装置２００
と、伝送制御装置３００とを備える。情報処理装
置論理装置１００はコマンド入出力手段３０１を
介して入力制御テーブル３０２に接続される。到
来するデータは論理アドレス解読手段３０６に接
続される。入力制御テーブル読出手段３０３は入
力制御テーブル３０２および論理アドレス解読手
段３０６に接続される。転送制御手段３０４は入
力制御テーブル読出手段３０３および論理アドレ
ス解読手段３０６に接続され、主記憶アドレス設
定手段３０５は論理アドレス解読手段３０６と
FIFO（フアーストインフアーストアウト）メモリ
３０７を介して接続され、かつ転送制御手段３０
４にも接続される。主記憶アドレス設定手段３０
５はデータ情報格納ロケーシヨン２０１に接続さ
れる。 First, the configuration of this embodiment device will be explained based on FIG. This embodiment device includes an information processing device logic device 100 and an information processing device main storage device 200.
and a transmission control device 300. The information processing device logic device 100 is connected to an input control table 302 via a command input/output means 301. The incoming data is connected to logical address decoding means 306. Input control table reading means 303 is connected to input control table 302 and logical address decoding means 306. Transfer control means 304 is connected to input control table reading means 303 and logical address decoding means 306, and main memory address setting means 305 is connected to logical address decoding means 306.
connected via a FIFO (first-in-first-out) memory 307 and transfer control means 30
4 is also connected. Main memory address setting means 30
5 is connected to the data information storage location 201.
次に、この実施例装置の動作を第１図ないし第
３図に基づいて説明する。 Next, the operation of this embodiment device will be explained based on FIGS. 1 to 3.
情報処理装置論理装置１００は伝送制御装置３
００に対して入出力コマンドにより、制御線１を
介して情報処理装置主記憶装置２００内のデータ
情報格納ロケーシヨン２０１で示される転送開始
アドレスおよび転送範囲を指令設定することがで
きる。入出力コマンドはコマンド入出力手段３０
１により解読され、入力制御テーブル３０２に格
納される。入力制御テーブル３０２には入出力コ
マンドにより制御線２を介して設定された転送開
始アドレスおよび転送範囲が格納されている。デ
ータが情報線５を介して到来すると、論理アドレ
ス解読手段３０６でデータ情報から論理アドレス
が分離され、この論理アドレスが制御線７を介し
て入力制御テーブル読出手段３０３に送出され
る。この論理アドレスに基づき入力制御テーブル
読出手段３０３により制御線３を介して論理アド
レスに対応する転送開始アドレスおよび転送範囲
が読出され、これが制御線４を介して転送制御手
段３０４へ通知される。転送制御手段３０４によ
り制御線８を介して主記憶アドレス設定手段３０
５にこの内容が伝えられ、主記憶アドレス設定手
段３０５により情報処理装置記憶装置２００内の
転送開始アドレス転送範囲で示されるデータ情報
格納ロケーシヨン２０１が指定され、論理アドレ
ス解読手段３０６からFIFOメモリ３０７へ格納
されている論理アドレスの除かれた情報がデータ
情報格納ロケーシヨン２０１へ転送される。 The information processing device logical device 100 is the transmission control device 3
00, the transfer start address and transfer range indicated by the data information storage location 201 in the information processing device main storage device 200 can be set via the control line 1 using an input/output command. The input/output command is the command input/output means 30
1 and stored in the input control table 302. The input control table 302 stores the transfer start address and transfer range set via the control line 2 by input/output commands. When data arrives via the information line 5, the logical address decoding means 306 separates the logical address from the data information, and this logical address is sent to the input control table reading means 303 via the control line 7. Based on this logical address, input control table reading means 303 reads the transfer start address and transfer range corresponding to the logical address via control line 3, and this is notified to transfer control means 304 via control line 4. The transfer control means 304 controls the main memory address setting means 30 via the control line 8.
5, the main memory address setting means 305 specifies the data information storage location 201 indicated by the transfer start address transfer range in the information processing device storage device 200, and the data information is transferred from the logical address decoding means 306 to the FIFO memory 307. The stored information from which the logical address has been removed is transferred to the data information storage location 201.
図では省いてあるが、受信データを論理アドレ
スに基づき転送先へ正常転送したときは、論理ア
ドレス、転送開始アドレス、メツセージ長を含む
入力終了キユーを別途入力終了キユー作成コマン
ドが指定する記憶装置エリアに作成して情報処理
装置論理装置１００へ割込み通知する。また、受
信データの論理アドレスに該当する入出力命令が
設定されていないときは別途BNAQ（バツフアノ
ツトアベイラブルキユー）作成コマンドで指定す
る記憶装置エリアに論理アドレスの情報を含む
BNAQを作成し情報処理装置へ割込み通知を行
う構成となつている。これにより入力制御テーブ
ルが予定どおり機能しないときにのみ上位装置の
割込みが行われることになり、各装置のタイムロ
スを短縮することができる。 Although omitted in the figure, when the received data is successfully transferred to the transfer destination based on the logical address, an input end queue containing the logical address, transfer start address, and message length is separately created in the storage device area specified by the input end queue creation command. , and sends an interrupt notification to the information processing device logical device 100. In addition, if the input/output command corresponding to the logical address of the received data is not set, the logical address information is included in the storage area specified by a separate BNAQ (Buffer Not Available Queue) creation command.
The configuration is such that a BNAQ is created and an interrupt notification is sent to the information processing device. This allows the host device to interrupt only when the input control table does not function as planned, thereby reducing time loss in each device.
本発明は以上説明したように、複数個の入力制
御ブロツクからなる入力制御テーブルを保持する
ことによりデータ解析および主記憶間転送に要す
る情報処理装置および論理装置のタイムロスをな
くすことができる効果がある。
As explained above, the present invention has the effect of eliminating time loss of the information processing device and logic device required for data analysis and transfer between main memories by holding an input control table consisting of a plurality of input control blocks. .
第１図本発明実施例装置の構成を示すブロツク
構成図。第２図は伝送情報の構成を示すフオーマ
ツト。第３図は入力制御テーブルの内容を示すメ
モリマツプ。
１００……情報処理装置論理装置、２００……
情報処理装置記憶装置、２０１……データ情報格
納ロケーシヨン、３００……伝送制御装置、３０
１……コマンド入出力手段、３０２……入力制御
テーブル、３０３……入力制御テーブル読出手
段、３０４……転送制御手段、３０５……主記憶
アドレス設定手段、３０６……論理アドレス解読
手段、３０７……FIFOメモリ。
FIG. 1 is a block configuration diagram showing the configuration of an apparatus according to an embodiment of the present invention. FIG. 2 is a format showing the structure of transmission information. FIG. 3 is a memory map showing the contents of the input control table. 100... Information processing device logical device, 200...
Information processing device storage device, 201...Data information storage location, 300...Transmission control device, 30
1...Command input/output means, 302...Input control table, 303...Input control table reading means, 304...Transfer control means, 305...Main memory address setting means, 306...Logical address decoding means, 307... ...FIFO memory.
Claims (1)
かかわる送信手段および受信手段を備え、 この受信手段は、 データ情報を指定された転送開始アドレスから
指定された転送範囲内の領域に記憶する記憶手段
と、 この記憶手段の書込みを制御する伝送制御装置
と、 この伝送制御装置に転送開始アドレスおよび転
送範囲を指定する論理装置と を備えたデータ転送制御方式において、 上記伝送制御装置は、 論理アドレスをアドレス入力とし、そのアドレ
スに対応する転送開始アドレスおよび転送範囲の
複数個をデータとして格納する制御テーブルと、 受信情報に付加された論理アドレスに基づいて
この論理アドレスに対応する転送開始アドレスお
よび転送範囲を上記制御テーブルから読出す読出
手段と を備えたことを特徴とするデータ転送制御方式。[Scope of Claims] 1. A transmitting means and a receiving means relating to data information prefixed with a logical address, the receiving means transmitting the data information from a specified transfer start address to an area within a specified transfer range. In a data transfer control method, the data transfer control method includes a storage means for storing information in a memory, a transmission control device for controlling writing in the storage means, and a logic device for specifying a transfer start address and a transfer range to this transmission control device, is a control table that takes a logical address as an address input and stores the transfer start address and multiple transfer ranges corresponding to that address as data, and the transfer that corresponds to this logical address based on the logical address added to the received information. A data transfer control system comprising: reading means for reading a start address and a transfer range from the control table.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036171A JPS61195447A (en) | 1985-02-25 | 1985-02-25 | Data transfer control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60036171A JPS61195447A (en) | 1985-02-25 | 1985-02-25 | Data transfer control method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61195447A JPS61195447A (en) | 1986-08-29 |
| JPH0442696B2 true JPH0442696B2 (en) | 1992-07-14 |
Family
ID=12462302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60036171A Granted JPS61195447A (en) | 1985-02-25 | 1985-02-25 | Data transfer control method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61195447A (en) |
-
1985
- 1985-02-25 JP JP60036171A patent/JPS61195447A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61195447A (en) | 1986-08-29 |
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