JPH0442759B2 - - Google Patents
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- JPH0442759B2 JPH0442759B2 JP58197573A JP19757383A JPH0442759B2 JP H0442759 B2 JPH0442759 B2 JP H0442759B2 JP 58197573 A JP58197573 A JP 58197573A JP 19757383 A JP19757383 A JP 19757383A JP H0442759 B2 JPH0442759 B2 JP H0442759B2
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- Japan
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- memory
- data
- line
- memory cell
- word
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
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- G—PHYSICS
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
- G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、記憶データを常時読み出し可能とす
ることにより記憶装置の機能拡大を図つた半導体
記憶装置に関するものである。
ることにより記憶装置の機能拡大を図つた半導体
記憶装置に関するものである。
（従来例の構成とその問題点）
半導体メモリは大容量のデータを記憶するのに
用いられ、任意のアドレスのデータをビツト線を
介して入出力するものであるが、デイジタル信号
処理の多機能化に伴つて、メモリにも新しい機能
が要求される。例えば、テレビジヨンシステムを
用いた文字放送受信システムの画面を記憶するメ
モリに適用する場合には、表示画面に対応して画
面枠等の固定されたデータを記憶する記憶セルを
有し、表示期間に応じてこの記憶セルの記憶デー
タを常時読み出すことのできる、従来には無い新
たな機能を備えた半導体記憶装置が必要である。
用いられ、任意のアドレスのデータをビツト線を
介して入出力するものであるが、デイジタル信号
処理の多機能化に伴つて、メモリにも新しい機能
が要求される。例えば、テレビジヨンシステムを
用いた文字放送受信システムの画面を記憶するメ
モリに適用する場合には、表示画面に対応して画
面枠等の固定されたデータを記憶する記憶セルを
有し、表示期間に応じてこの記憶セルの記憶デー
タを常時読み出すことのできる、従来には無い新
たな機能を備えた半導体記憶装置が必要である。
第１図は従来の半導体記憶装置の記憶セルの一
部を示すものである。１０１，１０２はベースと
コレクタが交叉接続されたマルチエミツタトラン
ジスタ対であり、１０３，１０４は負荷抵抗、１
１７、１１８はシヨツトキバリアダイオードであ
る。１０１，１０２，１０３，１０４，１１７，
１１８で構成されるＣ１が１ビツトの記憶セルで
ある。Ｃ２，Ｃ３，Ｃ４はＣ１と同じ構成の記憶
セルであり、このような記憶セルが全記憶容量分
だけ配置されて記憶装置全体が構成されている。
１０５，１０７はワード線、１０６，１０８は
ワード線であり各記憶セルのマルチエミツタト
ランジスタの一方のエミツタが共通接続され定電
流源１１９，１２０に接続される。ワード線１
０５，１０７はそれぞれアドレスデコーダに接続
され、選択時には高電位に、非選択時には低電位
になる。１０９，１１０および１１１，１１２は
ビツト線で定電流源１１３〜１１６に接続され，
選択されたワードの読み出しデータおよび書き込
みデータがこの線に入出力される。
部を示すものである。１０１，１０２はベースと
コレクタが交叉接続されたマルチエミツタトラン
ジスタ対であり、１０３，１０４は負荷抵抗、１
１７、１１８はシヨツトキバリアダイオードであ
る。１０１，１０２，１０３，１０４，１１７，
１１８で構成されるＣ１が１ビツトの記憶セルで
ある。Ｃ２，Ｃ３，Ｃ４はＣ１と同じ構成の記憶
セルであり、このような記憶セルが全記憶容量分
だけ配置されて記憶装置全体が構成されている。
１０５，１０７はワード線、１０６，１０８は
ワード線であり各記憶セルのマルチエミツタト
ランジスタの一方のエミツタが共通接続され定電
流源１１９，１２０に接続される。ワード線１
０５，１０７はそれぞれアドレスデコーダに接続
され、選択時には高電位に、非選択時には低電位
になる。１０９，１１０および１１１，１１２は
ビツト線で定電流源１１３〜１１６に接続され，
選択されたワードの読み出しデータおよび書き込
みデータがこの線に入出力される。
このような記憶装置の読み出し動作は、読み出
したいワードのワード線をアドレスデコーダ出力
により高電位にすることにより行われる。つま
り、ビツト線には各記憶セルのマルチエミツタト
ランジスタ対のエミツタが共通に接続されている
ため、このビツト線には各記憶セルのマルチエミ
ツタトランジスタ対のベース電位の内、最も高い
電位のものが出力される。即ち、ワード線の電位
の高い記憶セルのデータ内容が出力されることに
なる。又、書き込み動作は、書き込みデータをビ
ツト線に加え、ワード線が高電位となつた記憶セ
ルにおいて、ビツト線に接続された定電流回路の
電流をマルチエミツタトランジスタ対のどちらの
トランジスタから流すかにより、書き込みを行つ
ている。
したいワードのワード線をアドレスデコーダ出力
により高電位にすることにより行われる。つま
り、ビツト線には各記憶セルのマルチエミツタト
ランジスタ対のエミツタが共通に接続されている
ため、このビツト線には各記憶セルのマルチエミ
ツタトランジスタ対のベース電位の内、最も高い
電位のものが出力される。即ち、ワード線の電位
の高い記憶セルのデータ内容が出力されることに
なる。又、書き込み動作は、書き込みデータをビ
ツト線に加え、ワード線が高電位となつた記憶セ
ルにおいて、ビツト線に接続された定電流回路の
電流をマルチエミツタトランジスタ対のどちらの
トランジスタから流すかにより、書き込みを行つ
ている。
このように、従来のバイポーラ型記憶装置にお
いては、アドレス信号によつてワード線の電位を
変化させることにより、記憶セルの記憶データの
電位を変化させ、最も電位の高い記憶データを読
み出している。つまり、ワード線を複数組用意
し、異なる記憶セルから異なる記憶データを同時
に読み出すことはできなかつた。又、このような
従来の記憶装置を用いて、前述のようなテレビジ
ヨンシステムを用いた文字放送受信システムを実
現するためには、従来の記憶装置とデータを記憶
するレジスタフアイルを用い、常時読み出したい
データをこのレジスタフアイルに記憶し、必要に
応じて読出を行うという構成が考えられるが、こ
の構成では、記憶装置以外にレジスタフアイルが
必要になると共に、それぞれに書込及び読出制御
回路が必要となつて複雑かつ高価なものになつて
しまい、また回路が複雑になることにより、処理
速度も遅くなつてしまう。
いては、アドレス信号によつてワード線の電位を
変化させることにより、記憶セルの記憶データの
電位を変化させ、最も電位の高い記憶データを読
み出している。つまり、ワード線を複数組用意
し、異なる記憶セルから異なる記憶データを同時
に読み出すことはできなかつた。又、このような
従来の記憶装置を用いて、前述のようなテレビジ
ヨンシステムを用いた文字放送受信システムを実
現するためには、従来の記憶装置とデータを記憶
するレジスタフアイルを用い、常時読み出したい
データをこのレジスタフアイルに記憶し、必要に
応じて読出を行うという構成が考えられるが、こ
の構成では、記憶装置以外にレジスタフアイルが
必要になると共に、それぞれに書込及び読出制御
回路が必要となつて複雑かつ高価なものになつて
しまい、また回路が複雑になることにより、処理
速度も遅くなつてしまう。
（発明の目的）
本発明は上記欠点に鑑みてなされたもので、記
憶データの一部を常時読み出すことができる機能
を有する半導体記憶装置を簡単な回路構成で実現
せんとするものである。
憶データの一部を常時読み出すことができる機能
を有する半導体記憶装置を簡単な回路構成で実現
せんとするものである。
（発明の構成）
上記目的を達成するために、本発明は、交叉接
続されたマルチエミツタトランジスタ対で構成さ
れる複数の記憶セルを有するバイポーラ型記憶装
置において、前記複数の記憶セルのうち一部の記
憶セルに、差動トランジスタ対からなる記憶信号
読み出し手段を付加し、ビツト線を介さずかつ記
憶セルの選択信号とは無関係に常時読み出し可能
としたものである。
続されたマルチエミツタトランジスタ対で構成さ
れる複数の記憶セルを有するバイポーラ型記憶装
置において、前記複数の記憶セルのうち一部の記
憶セルに、差動トランジスタ対からなる記憶信号
読み出し手段を付加し、ビツト線を介さずかつ記
憶セルの選択信号とは無関係に常時読み出し可能
としたものである。
（実施例の説明）
第２図は本発明の半導体記憶装置の一実施例の
構成を示す回路図である。ここで、マルチエミツ
タトランジスタ２０１，２０２、抵抗２０３，２
０４およびシヨツトキバリヤダイオード２０５，
２０６で構成される記憶セルＣ１は第１図の従来
例で説明した記憶セルと同一構成であり、記憶セ
ルＣ２も同一構成であり、記憶装置を構成する記
憶セルの大部分がこの記憶セルである。
構成を示す回路図である。ここで、マルチエミツ
タトランジスタ２０１，２０２、抵抗２０３，２
０４およびシヨツトキバリヤダイオード２０５，
２０６で構成される記憶セルＣ１は第１図の従来
例で説明した記憶セルと同一構成であり、記憶セ
ルＣ２も同一構成であり、記憶装置を構成する記
憶セルの大部分がこの記憶セルである。
本発明は上記記憶セルを用いた従来の記憶装置
の動作に、任意のビツトの記憶データを常時読み
出す機能を付加したものである。ここで、マルチ
エミツタトランジスタ２０７，２０８、抵抗２０
９，２１０およびシヨツトキバリヤダイオード２
１１，２１２で構成される記憶セルと、エミツタ
が共通接続された差動トランジスタ対２１３，２
１４および抵抗２１５，２１６で構成される差動
スイツチから成るセルＭ１は記憶装置を構成する
記憶セルの内、記憶データの常時読み出しを行う
セルとして用いる。２１７はワード線で、アド
レスデコーダからの信号により選択時には高電位
に、非選択時には低電位となる。２１８はワード
線であり記憶セルのマルチエミツタトランジス
タの共通接続されたエミツタが接続される。次
に、２１９は電源ライン、２２０はワード線、
２２１はワード線であり、２２２は共通エミツ
タラインである。２２３〜２２６はビツト線であ
り、２２７〜２３３は定電流源で、定電流源２２
７は前記ワード線２１８に、また定電流源２２
８はワード線２２１に、定電流源２２９は共通
エミツタライン２２２に、定電流源２３０〜２３
３はビツト線２２３〜２２６にそれぞれ接続され
ている。また、２３４〜２３７は常時読み出しデ
ータ出力端子である。
の動作に、任意のビツトの記憶データを常時読み
出す機能を付加したものである。ここで、マルチ
エミツタトランジスタ２０７，２０８、抵抗２０
９，２１０およびシヨツトキバリヤダイオード２
１１，２１２で構成される記憶セルと、エミツタ
が共通接続された差動トランジスタ対２１３，２
１４および抵抗２１５，２１６で構成される差動
スイツチから成るセルＭ１は記憶装置を構成する
記憶セルの内、記憶データの常時読み出しを行う
セルとして用いる。２１７はワード線で、アド
レスデコーダからの信号により選択時には高電位
に、非選択時には低電位となる。２１８はワード
線であり記憶セルのマルチエミツタトランジス
タの共通接続されたエミツタが接続される。次
に、２１９は電源ライン、２２０はワード線、
２２１はワード線であり、２２２は共通エミツ
タラインである。２２３〜２２６はビツト線であ
り、２２７〜２３３は定電流源で、定電流源２２
７は前記ワード線２１８に、また定電流源２２
８はワード線２２１に、定電流源２２９は共通
エミツタライン２２２に、定電流源２３０〜２３
３はビツト線２２３〜２２６にそれぞれ接続され
ている。また、２３４〜２３７は常時読み出しデ
ータ出力端子である。
上記ワード線２１７、ワード線２１８、ビ
ツト２２３〜２２６に接続された記憶セルＣ１，
Ｃ２は第１図に示す従来例と同一の接続となつて
おり、読み出し時にはアドレス信号により選択さ
れたワードの記憶セルの記憶データがビツト線に
出力され、書き込み時にはビツト線に入力された
データがアドレス信号により選択されたワードの
記憶セルに書き込まれる。次に、ワード線線２
２０、ワード線２２１およびビツト線２２３，
２２４に接続されるマルチエミツタトランジスタ
２０７，２０８、抵抗２０９，２１０およびシヨ
ツトキバリヤダイオード２１１，２１２で構成さ
れた記憶セルは、Ｃ１で示す記憶セルと同一構成
であり、書き込みにおいては、第１図に示す従来
例と同じ動作で書き込まれる。つまり、ビツト線
に入力されたデータがアドレス信号により選択さ
れワード線が高電位となるワードの記憶セルに
書き込まれる。読み出しにおいては、ビツト線２
２３〜２２６には、アドレス信号により選択さ
れ、ワード線が高電位となるワードの記憶セル
に書き込まれているデータが出力される。つま
り、ビツト線にはアドレス信号によつて選択され
たワードの記憶データのみが出力される。
ツト２２３〜２２６に接続された記憶セルＣ１，
Ｃ２は第１図に示す従来例と同一の接続となつて
おり、読み出し時にはアドレス信号により選択さ
れたワードの記憶セルの記憶データがビツト線に
出力され、書き込み時にはビツト線に入力された
データがアドレス信号により選択されたワードの
記憶セルに書き込まれる。次に、ワード線線２
２０、ワード線２２１およびビツト線２２３，
２２４に接続されるマルチエミツタトランジスタ
２０７，２０８、抵抗２０９，２１０およびシヨ
ツトキバリヤダイオード２１１，２１２で構成さ
れた記憶セルは、Ｃ１で示す記憶セルと同一構成
であり、書き込みにおいては、第１図に示す従来
例と同じ動作で書き込まれる。つまり、ビツト線
に入力されたデータがアドレス信号により選択さ
れワード線が高電位となるワードの記憶セルに
書き込まれる。読み出しにおいては、ビツト線２
２３〜２２６には、アドレス信号により選択さ
れ、ワード線が高電位となるワードの記憶セル
に書き込まれているデータが出力される。つま
り、ビツト線にはアドレス信号によつて選択され
たワードの記憶データのみが出力される。
記憶データの常時読み出しを行うには記憶セル
に記憶されているデータをビツト線を介さずに読
み出すことにより行う。記憶セルＭ１内のマルチ
エミツタトランジスタ２０７，２０８のコレクタ
電位はアドレス信号とは無関係に記憶データの内
容に応じて電位差が生じており、この信号をエミ
ツタが共通接続された差動トランジスタ対２１
３，２１４および抵抗２１５，２１６で構成され
る差動スイツチの差動トランジスタ対２１３、２
１４のベースへ入力し、差動スイツチの出力端子
である常時読み出しデータ出力端子２３４，２３
５より出力信号を取り出すことによりアドレス信
号とは無関係に記憶データの常時読み出しを行う
ことができる。
に記憶されているデータをビツト線を介さずに読
み出すことにより行う。記憶セルＭ１内のマルチ
エミツタトランジスタ２０７，２０８のコレクタ
電位はアドレス信号とは無関係に記憶データの内
容に応じて電位差が生じており、この信号をエミ
ツタが共通接続された差動トランジスタ対２１
３，２１４および抵抗２１５，２１６で構成され
る差動スイツチの差動トランジスタ対２１３、２
１４のベースへ入力し、差動スイツチの出力端子
である常時読み出しデータ出力端子２３４，２３
５より出力信号を取り出すことによりアドレス信
号とは無関係に記憶データの常時読み出しを行う
ことができる。
Ｍ２はＭ１と同一構成の記憶セルであり、デー
タの読み出しはワード単位で行なわれるのが一般
的であり、常時読み出し可能な記憶セルＭ１をワ
ード単位で配置しており、差動トランジスタ対２
１３，２１４の共通エミツタはワード単位で共通
の共通エミツタライン２２２に接続しており、定
電流源２２９によりワード単位のセルを共通に駆
動している。２１９は電源ラインであり、２３
６，２３７は記憶セルＭ２の常時読み出しデータ
出力端子である。
タの読み出しはワード単位で行なわれるのが一般
的であり、常時読み出し可能な記憶セルＭ１をワ
ード単位で配置しており、差動トランジスタ対２
１３，２１４の共通エミツタはワード単位で共通
の共通エミツタライン２２２に接続しており、定
電流源２２９によりワード単位のセルを共通に駆
動している。２１９は電源ラインであり、２３
６，２３７は記憶セルＭ２の常時読み出しデータ
出力端子である。
以上説明した様に、記憶セルの記憶データをビ
ツト線を介さずに差動スイツチに入力し、この差
動スイツチの出力よりデータを取り出すことによ
り、アドレス信号とは無関係に任意のビツトの記
憶データを常時読み出すことが可能となる。
ツト線を介さずに差動スイツチに入力し、この差
動スイツチの出力よりデータを取り出すことによ
り、アドレス信号とは無関係に任意のビツトの記
憶データを常時読み出すことが可能となる。
（発明の効果）
本発明によれば簡単な回路構成で記憶データの
常時読み出しを行うことができるとともに、電源
に負荷が接続されたトランジスタのコレクタより
読み出しデータを取り出すことにより、ワード線
の電位に依存しない固定電位のデータを読み出す
ことができるので、ECLレベルでの信号を読み
出す場合にはセンスアンプが不要となり、読み出
し速度の高速化を図ることができる。又、従来個
別に構成していたレジスタフアイルと記憶装置を
一体化することができる。したがつてレジスタフ
アイルの書き込み制御回路が不要となり、簡単な
回路構成で複雑な機能に対応できる記憶装置を実
現できる。又、データの常時読み出しをワード単
位で行う場合には、差動スイツチを構成する差動
トランジスタ対の共通エミツタをワード単位で共
通接続し、共通の定電流源で駆動できるので回路
構成素子数を少くすることができる。
常時読み出しを行うことができるとともに、電源
に負荷が接続されたトランジスタのコレクタより
読み出しデータを取り出すことにより、ワード線
の電位に依存しない固定電位のデータを読み出す
ことができるので、ECLレベルでの信号を読み
出す場合にはセンスアンプが不要となり、読み出
し速度の高速化を図ることができる。又、従来個
別に構成していたレジスタフアイルと記憶装置を
一体化することができる。したがつてレジスタフ
アイルの書き込み制御回路が不要となり、簡単な
回路構成で複雑な機能に対応できる記憶装置を実
現できる。又、データの常時読み出しをワード単
位で行う場合には、差動スイツチを構成する差動
トランジスタ対の共通エミツタをワード単位で共
通接続し、共通の定電流源で駆動できるので回路
構成素子数を少くすることができる。
第１図は従来の半導体記憶装置の記憶セルの一
部を示す図、第２図は本発明の半導体記憶装置の
一実施例の構成を示す回路図である。 ２０１，２０２，２０７，２０８……マルチエ
ミツタトランジスタ、２０３，２０４，２０９，
２１０，２１５，２１６……抵抗、２０５，２０
６，２１１，２１２……シヨツトキバリヤダイオ
ード、２１３，２１４……差動トランジスタ対、
２１７，２２０……ワード線、２１８，２２１
……ワード線、２１５……電源ライン、２２２
……共通エミツタライン、２２３〜２２６……ビ
ツト線、２２７〜２３３……定電流源、２３４〜
２３７……常時読み出しデータ出力端子、Ｃ１，
Ｃ２……記憶セル、Ｍ１，Ｍ２……常時読み出し
可能な記憶セル。
部を示す図、第２図は本発明の半導体記憶装置の
一実施例の構成を示す回路図である。 ２０１，２０２，２０７，２０８……マルチエ
ミツタトランジスタ、２０３，２０４，２０９，
２１０，２１５，２１６……抵抗、２０５，２０
６，２１１，２１２……シヨツトキバリヤダイオ
ード、２１３，２１４……差動トランジスタ対、
２１７，２２０……ワード線、２１８，２２１
……ワード線、２１５……電源ライン、２２２
……共通エミツタライン、２２３〜２２６……ビ
ツト線、２２７〜２３３……定電流源、２３４〜
２３７……常時読み出しデータ出力端子、Ｃ１，
Ｃ２……記憶セル、Ｍ１，Ｍ２……常時読み出し
可能な記憶セル。
Claims (1)
- １ 交叉接続されたマルチエミツタトランジスタ
対で構成される複数の記憶セルを有するバイポー
ラ型記憶装置において、前記複数の記憶セルのう
ち一部の記憶セルに、その記憶信号をビツト線を
介さずかつ記憶セルの選択信号とは無関係に常時
読み出す手段を設け、前記記憶信号を常時読み出
す手段は、一対のトランジスタの各コレクタが負
荷を介してそれぞれ電源ラインに接続され、各エ
ミツタがそれぞれ共通エミツタラインに接続さ
れ、各ベースが前記マルチエミツタトランジスタ
対の各コレクタにそれぞれ接続され、かつ各コレ
クタを記憶信号読出端子とする差動トランジスタ
対からなることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197573A JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
| US06/662,900 US4635231A (en) | 1983-10-24 | 1984-10-19 | Semiconductor memory with constant readout capability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197573A JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089895A JPS6089895A (ja) | 1985-05-20 |
| JPH0442759B2 true JPH0442759B2 (ja) | 1992-07-14 |
Family
ID=16376744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197573A Granted JPS6089895A (ja) | 1983-10-24 | 1983-10-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635231A (ja) |
| JP (1) | JPS6089895A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5016214A (en) * | 1987-01-14 | 1991-05-14 | Fairchild Semiconductor Corporation | Memory cell with separate read and write paths and clamping transistors |
| US4864539A (en) * | 1987-01-15 | 1989-09-05 | International Business Machines Corporation | Radiation hardened bipolar static RAM cell |
| US5274778A (en) * | 1990-06-01 | 1993-12-28 | National Semiconductor Corporation | EPROM register providing a full time static output signal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| JPS5827917B2 (ja) * | 1978-05-04 | 1983-06-13 | 日本電信電話株式会社 | Ｍｉｓ記憶回路 |
| EP0052669B1 (de) * | 1980-11-26 | 1985-03-27 | Ibm Deutschland Gmbh | Mehrfach adressierbarer hochintegrierter Halbleiterspeicher |
-
1983
- 1983-10-24 JP JP58197573A patent/JPS6089895A/ja active Granted
-
1984
- 1984-10-19 US US06/662,900 patent/US4635231A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089895A (ja) | 1985-05-20 |
| US4635231A (en) | 1987-01-06 |
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