JPH0444314B2 - - Google Patents
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- JPH0444314B2 JPH0444314B2 JP56093698A JP9369881A JPH0444314B2 JP H0444314 B2 JPH0444314 B2 JP H0444314B2 JP 56093698 A JP56093698 A JP 56093698A JP 9369881 A JP9369881 A JP 9369881A JP H0444314 B2 JPH0444314 B2 JP H0444314B2
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- JP
- Japan
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- circuit
- memory
- output
- gate
- operations
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
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- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
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- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
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- G07F7/1025—Identification of user by a PIN code
- G07F7/1083—Counting of PIN attempts
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Business, Economics & Management (AREA)
- Accounting & Taxation (AREA)
- Computer Networks & Wireless Communication (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Strategic Management (AREA)
- General Business, Economics & Management (AREA)
- Theoretical Computer Science (AREA)
- Storage Device Security (AREA)
- Credit Cards Or The Like (AREA)
- Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
- Control Of Vending Devices And Auxiliary Devices For Vending Devices (AREA)
Description
本発明は、暗証番号を用いて使用される携帯可
能担体に関する。具体的には、本発明はクレジツ
ト・カード型の個人携帯カード（以下、単に「カ
ード」と称することがある）に関するが、しかし
乍ら、本発明はかかるカード状の担体に限定され
ない。
能担体に関する。具体的には、本発明はクレジツ
ト・カード型の個人携帯カード（以下、単に「カ
ード」と称することがある）に関するが、しかし
乍ら、本発明はかかるカード状の担体に限定され
ない。
例えば、クレジツト・カードの如き種々の用途
のカードに於いて、カードの発行者は、カード所
有者を特定するための方法をいくつか準備する。
これらの各方法の使用により、カードに格納すべ
き単位情報が永久的に（しばしば、不可逆的に）
記憶される。 記憶された情報の不法なアクセス又は変更が可
能でないことは、カードの発行者及び／又は所有
者にとつて利益である。 そのために、カードに記憶された情報の不法な
変更と各カードに格納された通常は秘密の情報の
不正な探知とを阻止する措置が講じられている。 カードが読取装置と協働すべく構成されてお
り、カード使用のめに暗証番号を知ることが必要
な公知システムに於いて、可能な種々の暗証番号
の試験的操作による暗証番号探知の行為を排除す
る方法は公知である。例えば、同一読取装置によ
る同一カードの連続使用操作の回数を制限し、複
数の連続した不成功操作を生じたカードを読取装
置によつて無効にする方法がある。 上述の公知の方法に於いては、各カードに不成
功操作を記憶させ、カードが所定数の不成功操作
を記憶した時点からカードを無効化する。この方
法の欠点は、誤操作と不正の目的で行われた連続
操作との判別ができないので、不要な無効化が生
起されることである。実際、不正な操作の検出も
必要であるが、不手際又は不注意で誤操作を犯し
たカード所有者が罰を受けないこともまた必要で
ある。 これに反して不正使用者は、所有者の秘密情報
を探知し得るデバイスを使用し、不成功操作の記
憶信号が記憶に必要なレベルに到達するより十分
素早く該信号を検出して、該信号を抹消する組織
的テストを試みる。 本発明は、携帯可能担体、特に、クレジツトカ
ード型の個人携帯カードにおいて、カードの不要
な無効化を排除すると共に、不正使用者の不正操
作が確実に記録されるようにすることを目的とす
る。
のカードに於いて、カードの発行者は、カード所
有者を特定するための方法をいくつか準備する。
これらの各方法の使用により、カードに格納すべ
き単位情報が永久的に（しばしば、不可逆的に）
記憶される。 記憶された情報の不法なアクセス又は変更が可
能でないことは、カードの発行者及び／又は所有
者にとつて利益である。 そのために、カードに記憶された情報の不法な
変更と各カードに格納された通常は秘密の情報の
不正な探知とを阻止する措置が講じられている。 カードが読取装置と協働すべく構成されてお
り、カード使用のめに暗証番号を知ることが必要
な公知システムに於いて、可能な種々の暗証番号
の試験的操作による暗証番号探知の行為を排除す
る方法は公知である。例えば、同一読取装置によ
る同一カードの連続使用操作の回数を制限し、複
数の連続した不成功操作を生じたカードを読取装
置によつて無効にする方法がある。 上述の公知の方法に於いては、各カードに不成
功操作を記憶させ、カードが所定数の不成功操作
を記憶した時点からカードを無効化する。この方
法の欠点は、誤操作と不正の目的で行われた連続
操作との判別ができないので、不要な無効化が生
起されることである。実際、不正な操作の検出も
必要であるが、不手際又は不注意で誤操作を犯し
たカード所有者が罰を受けないこともまた必要で
ある。 これに反して不正使用者は、所有者の秘密情報
を探知し得るデバイスを使用し、不成功操作の記
憶信号が記憶に必要なレベルに到達するより十分
素早く該信号を検出して、該信号を抹消する組織
的テストを試みる。 本発明は、携帯可能担体、特に、クレジツトカ
ード型の個人携帯カードにおいて、カードの不要
な無効化を排除すると共に、不正使用者の不正操
作が確実に記録されるようにすることを目的とす
る。
本発明によれば、使用操作の結果を２進数を用
いて記憶する少なくと１つのメモリを含んでお
り、所定数の不成功操作以後無効にするように構
成された暗証番号を用いて使用される携帯可能担
体であつて、前記携帯可能担体はメモリ書込手段
と現行操作以前の使用操作の結果の判定手段をも
含んでおり、前記メモリ書込手段は現行操作の結
果を順次に、成功操作、不成功操作の別を問わず
に前記メモリへ書込むように構成され、前記判定
手段は所定の数の不成功操作の結果の連続したシ
ーケンスと、少なくとも１回の成功操作の結果が
入り雑じつて残余は不成功操作の結果である前記
所定の数の使用操作の結果のシーケンスとを判別
するように構成されていることを特徴とする携帯
可能担体が提供される。
いて記憶する少なくと１つのメモリを含んでお
り、所定数の不成功操作以後無効にするように構
成された暗証番号を用いて使用される携帯可能担
体であつて、前記携帯可能担体はメモリ書込手段
と現行操作以前の使用操作の結果の判定手段をも
含んでおり、前記メモリ書込手段は現行操作の結
果を順次に、成功操作、不成功操作の別を問わず
に前記メモリへ書込むように構成され、前記判定
手段は所定の数の不成功操作の結果の連続したシ
ーケンスと、少なくとも１回の成功操作の結果が
入り雑じつて残余は不成功操作の結果である前記
所定の数の使用操作の結果のシーケンスとを判別
するように構成されていることを特徴とする携帯
可能担体が提供される。
図面に示す実施例に基づいて、本発明を更に詳
細に以下に説明する。 図面には、個人携帯カードに内蔵する集積回路
の主要な構成をブロツク図で示す。 このカードは、図示しない端末装置と協働すべ
く構成されており、そのために、符号Ｈ，Ｄ，
Ｒ，Ｓ，S′で示す如き所定数の端子を含む。これ
らの端子を介して、カードに内蔵する集積回路へ
のエネルギーの供給が行われ、又カードと該カー
ドに結合し得る任意の端末装置との間でのデータ
乃至情報の交換が行われる。このデータの交換
は、従来の電気的接続、電磁的結合又は別の任意
の同種手段により行われる。 図面において、１５はクロツク回路であつて、
端子Ｈのクロツク入力を受信して、これと同期し
てクロツクＨ１，Ｈ２，Ｈ３を出力する。 ２は従来構造の照合回路であつて、カードの端
子Ｄのデータ入力を介して受信した暗証番号をカ
ード固有の暗証番号と比較し、承認又は非承認信
号の形でその結果を出力する。 照合回路２にはハード・ワイヤード・メモリ２
１が組込まれていて、これはカード固有の暗証番
号を含み、その並列出力は比較器２２の第１入力
グループに接続されている。比較器２２は第２入
力グループを有し、これらの入力はレジスタ２３
の並列出力に接続されている。レジスタ２３は入
力直列・出力並列型で、レジスタ２３の３つの入
力はデータ入力端子Ｄ、リセツト信号入力端子
Ｒ、クロツク回路１５のクロツクＨ１に接続され
ている。クロツクＨ１のタイミングによつて端末
装置から送り込まれた暗証番号は、少くとも照合
操作の期間、若しくはカードが端末装置に接続さ
れている期間に亘つて保持される。比較器２２は
承認信号”１”をその出力Ｑ１に付与するか、又
は非承認信号“１”を出力Ｑ２に付与する。これ
らの信号は、少くとも照合操作の期間、若くはカ
ードが端末装置に接続されている期間に亘つて保
持される。 １１は論理回路であつて、これには排他的オ
ア・ゲート１９，２８，３５、アンド・ゲート３
０，３６、第１アクセス回路２７、第２アクセス
回路３１が組込まれている。第１アクセス回路２
７、第２アクセス回路３１には、ｎ個のアンド・
ゲートが組込まれているが、図面を見易くするた
めに、第１アクセス回路２７では、最初のアン
ド・ゲート３２と最後のアンド・ゲート３３のみ
を示す。 排他的オア・ゲート３５の第１入力には、照合
回路２の出力Ｑ１が接続され、第２入力には、照
合回路２の出力Ｑ２が接続される。排他的オア・
ゲート３５の出力は、アンド・ゲート３６の第１
入力に接続される。排他的オア・ゲート１９の第
１入力には、後述するアンド・ゲート１６の出力
に接続され、第２入力は、後述するアンド・ゲー
ト１７の出力に接続される。排他的オア・ゲート
１９の出力は、一方では、クロツク回路１５のゲ
ート入力に接続され、他方では、端子S′に接続さ
れる。 アンド・ゲート３６の第１入力は、排他的オ
ア・ゲート３５の出力に接続され（既述）、第２
入力はアンド・ゲート１７の出力に接続され、第
３否定入力は、後述するメモリ読取回路１２の出
力に接続される。アンド・ゲート３６の出力は、
まず、第１アクセス回路２７のゲート入力に接続
される、即ちｎ個のアンド・ゲート３２，３３の
第１入力に接続される。アンド・ゲート３６の出
力は、次に、排他的オア・ゲート２８の第１入力
に接続され、更に、アンド・ゲート３０の第３否
定入力に接続される。アンド・ゲート３０の第１
入力は、アンド・ゲート１７の出力に接続され、
第２入力は照合回路の出力Ｑ１に接続され、第３
否定入力は、アンド・ゲート３６の出力に接続さ
れる（既述）。アンド・ゲート３０の出力は、ま
ず、排他的オア・ゲート２８の第２入力に接続さ
れ、次に、第２アクセス回路３１のゲート入力に
接続される。 排他的オア・ゲート２８の第１入力は、アン
ド・ゲート３６の出力に接続され（既述）、第２
入力は、アンド・ゲート３０の出力に接続され
（既述）、出力は、後述するタイミング装置３７の
入力に接続される。 第１アクセス回路２７のｎ個の入力グループ、
即ちアンド・ゲート３２，３３の第２入力は、カ
ウンタ３４のｎ個の出力グループに接続される。
第１アクセス回路のｎ個の出力グループは、アド
レス指定回路５のｎ個の入力グループに接続さ
れ、ゲート入力、即ちアンド・ゲート３２，３３
の第１入力は、アンド・ゲート３６の出力に接続
される（既述）。第２アクセス回路３１のｎ個の
入力グループは、後述するバツフア・レジスタ２
６のｎ個の出力グループに接続される。第２アク
セス回路３１のｎ個の出力グループは、アドレス
指定回路５のｎ個の入力グループに接続され、ゲ
ート入力は、アンド・ゲート３０の出力に接続さ
れる（既述）。 ８はアドレス選択回路であつて、これには多段
２進カウンタ３４、バツフア・レジスタ２６が組
込まれている。カウンタ３４のカウンタ入力は、
クロツク回路１５のクロツクＨ２に接続される。
カウンタ３４の出力グループは、まず、第１アク
セス回路２７の入力グループに接続され（既述）、
次いで、後述するメモリ読取回路１２の選択入
力、即ち読取命令入力グループに接続され、更
に、バツフア・レジスタ２６のｎ個の入力に接続
される。 バツフア・レジスタ２６のｎ個の出力グループ
は、第２アクセス回路３１のｎ個の入力に接続さ
れる（既述）。バツフア・レジスタ２６のクロツ
ク入力は、クロツク回路１５のクロツクＨ２に接
続され、リセツト入力は、リセツト信号端子Ｒに
接続される。 ５はアドレス指定回路であつて、ｎ個の入力グ
ループは、第１アクセス回路２７及び第２アクセ
ス回路３１の双方のｎ個の出力グループに並列に
接続される（既述）。アドレス指定回路５の並列
出力は、後述する付属メモリ１の複数の記憶箇所
に接続される。 １は付属メモリであつて、主メモリとは別個の
ものであるが、場合によつては、主メモリの一部
又は全部であつてもよい。付属メモリ１は、正常
使用中に唯一度だけ変更可能なメモリ（PROM）
であり、ダイオード又はヒユーズの如き集積部品
を用いて接合破壊又は溶断可能な形態で製造する
ことも可能である。もちろん付属メモリ１は、書
換え可能な形態（EPROM）でも製造され得る。
付属メモリ１の複数の記憶箇所は、メモリ読取回
路１２の入力グループに接続さる。付属メモリ１
は、主メモリへのアクセス操作の記憶、特に成功
操作及び不成功操作の記録を保持する。 ３７はタイミング装置であつて、その入力は排
他的オア・ゲート２８の入力に接続され（既述）、
出力は、付属メモリ１の書込命令入力に接続され
る。 メモリ読取回路１２の直列出力は、一方では、
後述のレジスタ１３のデータ入力に接続され、他
方では、アンド・ゲート３６の第３否定入力に接
続される（既述）。メモリ読取回路１２の選択入
力グループは、カウンタ３４のｎ個の出力グルー
プに接続される（既述）。 １３は６段構成のレジスタであつて、そのデー
タ入力は、メモリ読取回路１２の出力に接続され
（既述）、ライミング入力はクロツク回路１５のク
ロツク出力Ｈ３に接続され、そのリセツト入力
は、リセツト信号端子Ｒに接続される。レジスタ
１３の各段は、非反転出力Qi、反転出力を有
する。 １４は認識回路であつて、それにはアンド・ゲ
ート１６，１７が組込まれている。アンド・ゲー
ト１６の６個の入力には、レジスタ１３の１段目
の反転出力１、２段目の非反転出力Ｑ２、３段
目の反転出力３、４段目の非反転出力Ｑ４、５
段目の非反転出力５、６段目の非反転出力Ｑ６
が接続される。アンド・ゲート１７の３個の入力
にはレジスタ１３の４段目の非反転出力Ｑ４、５
段目の反転出力５、６段目の反転出力６が接
続される。アンド・ゲート１６の出力は、一方で
は、データ出力端子Ｓに接続され、他方では、排
他的オア・ゲート１９の第１入力に接続される
（既述）。アンド・ゲート１７の出力は、まず、排
他的オア・ゲート１９の第２入力に接続され（既
述）、次いで、アンド・ゲート３０の第１入力に
接続され（既述）、更に、アンド・ゲート３６の
第２入力に接続される（既述）。 なお、メモリ書込手段は、アドレス選択回路
８、論理回路１１、アドレス指定回路５を具備す
るものとする。判定手段は、レジスタ１３、認識
回路１４を具備するものとする。端子Ｄ及び端子
Ｓは、一致していてもよい。付属メモリ１は、そ
のカードの使用に先立つて、最初から２番目の第
２データが予め工場で変更されている。 次に、動作の説明に移る。 まず、カードを端末装置に結合すると、リセツ
ト端子にリセツト入力が与えられて、レジスタ１
３、レジスタ２３、バツフア・レジスタ２６をリ
セツトする。カウンタ３４は、図示しない電源に
より電源電圧が加わることにより、リセツトされ
る。次いで、クロツク入力Ｈに加わるクロツクに
より、カウンタ１５は“１”から計数を開始す
る。 また、端子Ｄから送込まれた暗証番号の照合に
より、端子Ｑ１に承認信号“１”が付与される
か、端子Ｑ２に不承認信号“１”が付与される。 カウンタ３４のｎ桁の計数出力は、メモリ読取
回路１２の選択入力グループに加わる。このとき
アンド・ゲート３０，３６はオフであつて、その
出力“０”を第１アクセス回路２７、第２アクセ
ス回路３１に加えるので、これらのアクセス回路
は閉じている。従つて、第１アクセス回路２７、
第２アクセス回路３１には出力が生じていない。 付属メモリ１の記憶内容は、カウンタ３４が付
属メモリ１の２進データを含む異なる記憶箇所を
順次にアドレス指定して行くことにより、順次に
読出されて、レジスタ１３のデータ入力にクロツ
クＨ３のタイミングで送り込まれる。 レジスタ１３の内容は最終的には“XXX100”、
又は“010101”になる。但し、上の“Ｘ”は
“０”又は“１”である。 レジスタ１３の内容が“XXX100”になるとす
る。このことは、レジスタ１３の第４段目に対応
する、カウンタ３４の計数値の２つ前の数値が指
示する付属メモリ１の記憶箇所が、最終の変更箇
所であることを示す。また、レジシタ１３の第５
段目と第６段目に対応する、カウンタ３４の指示
する計数値とその１つ前の数値が指示する付属メ
モリ１の記憶箇所が未変更であることを示す。ア
ンド・ゲート１６は出力を生じないが、アンド・
ゲートは出力を生じる。これは最終変更データの
特性信号である。従つて、データ出力端子Ｓには
出力を生じない。アンド・ゲート１７の出力は、
排他的オア・ゲート１９を介して、一方では、ク
ロツク回路１５に加わつて、これを停止させる。
従つて、カウンタ３４は計数を停止する。このと
きカウンタ３４に保持される計数値は、レジスタ
１３の第６段目のビツトの、付属メモリ１での記
憶番地である。また、このときバツフア・レジス
タ２６に保持される数値は、カウンタ３４に保持
される計数値よりも“１”だけ小さくて、これは
レジスタ１３の第５段目のビツトの、付属メモリ
１での記憶番地である。また、アンド・ゲート１
７の出力は、排他的オア・ゲート１９を介して、
他方では、データ出力端子S′に加わつて、これに
出力を生じさせる。データ出力端子S′に出力があ
つて、データ出力端子Ｓに出力がないことは、端
末装置に結合されたカードが有効であることを示
す。 次いで、カードの所有者が端末装置のキーボー
ドの操作によつて与えた暗証番号の照合により、
照合回路２の出力Ｑ１に承認信号“１”が生じて
いるものとする。この“１”信号は排他的オア・
ゲート３５を介してアンド・ゲート３６の第１入
力に加わる。アンド・ゲート３６の第２入力に
も、アンド・ゲート１７の“１”出力が加わつて
いる。レジスタ１３の第６段目の内容は“０”で
あるので、アンド・ゲート３６の第３否定入力に
は“０”が加わる。従つて、アンド・ゲート３６
はオンになる。アンド・ゲート３６の“１”出力
は、一方では、第１アクセス回路２７のゲート入
力に加わつて、これを有効にして、カウンタ３４
の出力が第１アクセス回路２７を介してアドレス
指定回路５の入力グループに加わることを可能に
する。アンド・ゲート３６の“１”出力は、他方
では、排他的オア・ゲート２８、タイミング装置
３７を介して付属メモリ１の書込命令入力に加わ
る。このことにより、カウンタ３４に保持された
計数値の示す付属メモリ１の記憶番地の記憶が
“１”と書込まれる。 カウンタ３４に保持された計数値の示す付属メ
モリ１の記憶番地の記憶が“１”と書込まれる
と、このことにより、アンド・ゲート３６の第３
否定入力に“１”が加わり、以後アンド・ゲート
３６をオフにする。すると、第１アクセス回路２
７も閉じる。 アンド・ゲート３０の第１入力には、アンド・
ゲート１７の“１”出力が加わつている。第２入
力にも照合回路２の“１”出力が加わつている。
今度は、アンド・ゲート３０の第３の否定入力に
は、アンド・ゲート３６の“０”入力が加わる。
従つて、アンド・ゲート３０はオンになる。アン
ド・ゲート３０の“１”出力は、一方では、第２
アクセス回路３１のゲート入力に加わつて、これ
を有効にして、バツフア・レジスタ２６の出力が
第２アクセス回路３１を介してアドレス指定回路
５に加わることを可能にする。アンド・ゲート３
０の“１”出力は、他方では、排他的オア・ゲー
ト２８、タイミング装置３７を介して付属メモリ
１の書込命令入力に加わる。このことにより、バ
ツフア・レジスタ２６に保持された数値の示す付
属メモリ１の記憶番地の記憶が“１”と書込まれ
る。要約すれば、承認信号のときには、付属メモ
リ１に“11”が書込まれる。 今度は、暗証番号の照合の結果、照合回路２の
出力Ｑ２に不承認信号“１”が生じるものとす
る。この“１”信号は排他的オア・ゲート３５を
介してアンド・ゲート３６の第１入力に加わる。
アンド・ゲート３６の第２入力にも、アンド・ゲ
ート１７の“１”出力が加わつている。アンド・
ゲート３６の第３否定入力には“０”が加わつて
いる。従つてアンド・ゲート３６はオンになる。
アンド・ゲート３６の“１”出力は、一方では、
第１アクセス回路２７のゲート入力に加わつて、
これを有効にして、カウンタ３４の出力グループ
が第１アクセス回路２７を介してアドレス指定回
路５に加わることを可能にする。アンド・ゲート
３６の“１”出力は、他方では、排他的オア・ゲ
ート２８、タイミング装置３７を介して付属メモ
リ１の書込命令入力に加わる。このことにより、
カウンタ３４に保持された計数値の示す付属メモ
リ１の記憶番地の記憶が“１”と書込まれる。 この場合には、アンド・ゲート３０はオンはな
らないから、バツフア・レジスタ２６に保持され
た数値の示す付属メモリ１の記憶番地の記憶が書
込まれることはない。要約すれば、不承認信号の
ときには、付属メモリ１には、“01”が書込まれ
ると考えてよい。 最後に、レジスタ１３の内容が“010101”にな
るとする。このことは、３回の連続した不成功の
先行アクセス操作を意味する。すると、アンド・
ゲート１６がオンになつて、判定手段は、端子Ｓ
にカードの無効化命令を生成する。この無効化信
号は、端子Ｓを介してカードに接続した端子装置
に伝送されて、これによりカードが無効にされた
ことを使用者に知らせる。 なお、上述の実施例では、照合回路２が承認信
号を付与すると、付属メモリ１に“11”を書込
み、非承認信号を付与すると、付属メモリ１に
“01”を書込んだ。しかし乍ら、付属メモリ１へ
の書込み符号はこれに限定されない。
細に以下に説明する。 図面には、個人携帯カードに内蔵する集積回路
の主要な構成をブロツク図で示す。 このカードは、図示しない端末装置と協働すべ
く構成されており、そのために、符号Ｈ，Ｄ，
Ｒ，Ｓ，S′で示す如き所定数の端子を含む。これ
らの端子を介して、カードに内蔵する集積回路へ
のエネルギーの供給が行われ、又カードと該カー
ドに結合し得る任意の端末装置との間でのデータ
乃至情報の交換が行われる。このデータの交換
は、従来の電気的接続、電磁的結合又は別の任意
の同種手段により行われる。 図面において、１５はクロツク回路であつて、
端子Ｈのクロツク入力を受信して、これと同期し
てクロツクＨ１，Ｈ２，Ｈ３を出力する。 ２は従来構造の照合回路であつて、カードの端
子Ｄのデータ入力を介して受信した暗証番号をカ
ード固有の暗証番号と比較し、承認又は非承認信
号の形でその結果を出力する。 照合回路２にはハード・ワイヤード・メモリ２
１が組込まれていて、これはカード固有の暗証番
号を含み、その並列出力は比較器２２の第１入力
グループに接続されている。比較器２２は第２入
力グループを有し、これらの入力はレジスタ２３
の並列出力に接続されている。レジスタ２３は入
力直列・出力並列型で、レジスタ２３の３つの入
力はデータ入力端子Ｄ、リセツト信号入力端子
Ｒ、クロツク回路１５のクロツクＨ１に接続され
ている。クロツクＨ１のタイミングによつて端末
装置から送り込まれた暗証番号は、少くとも照合
操作の期間、若しくはカードが端末装置に接続さ
れている期間に亘つて保持される。比較器２２は
承認信号”１”をその出力Ｑ１に付与するか、又
は非承認信号“１”を出力Ｑ２に付与する。これ
らの信号は、少くとも照合操作の期間、若くはカ
ードが端末装置に接続されている期間に亘つて保
持される。 １１は論理回路であつて、これには排他的オ
ア・ゲート１９，２８，３５、アンド・ゲート３
０，３６、第１アクセス回路２７、第２アクセス
回路３１が組込まれている。第１アクセス回路２
７、第２アクセス回路３１には、ｎ個のアンド・
ゲートが組込まれているが、図面を見易くするた
めに、第１アクセス回路２７では、最初のアン
ド・ゲート３２と最後のアンド・ゲート３３のみ
を示す。 排他的オア・ゲート３５の第１入力には、照合
回路２の出力Ｑ１が接続され、第２入力には、照
合回路２の出力Ｑ２が接続される。排他的オア・
ゲート３５の出力は、アンド・ゲート３６の第１
入力に接続される。排他的オア・ゲート１９の第
１入力には、後述するアンド・ゲート１６の出力
に接続され、第２入力は、後述するアンド・ゲー
ト１７の出力に接続される。排他的オア・ゲート
１９の出力は、一方では、クロツク回路１５のゲ
ート入力に接続され、他方では、端子S′に接続さ
れる。 アンド・ゲート３６の第１入力は、排他的オ
ア・ゲート３５の出力に接続され（既述）、第２
入力はアンド・ゲート１７の出力に接続され、第
３否定入力は、後述するメモリ読取回路１２の出
力に接続される。アンド・ゲート３６の出力は、
まず、第１アクセス回路２７のゲート入力に接続
される、即ちｎ個のアンド・ゲート３２，３３の
第１入力に接続される。アンド・ゲート３６の出
力は、次に、排他的オア・ゲート２８の第１入力
に接続され、更に、アンド・ゲート３０の第３否
定入力に接続される。アンド・ゲート３０の第１
入力は、アンド・ゲート１７の出力に接続され、
第２入力は照合回路の出力Ｑ１に接続され、第３
否定入力は、アンド・ゲート３６の出力に接続さ
れる（既述）。アンド・ゲート３０の出力は、ま
ず、排他的オア・ゲート２８の第２入力に接続さ
れ、次に、第２アクセス回路３１のゲート入力に
接続される。 排他的オア・ゲート２８の第１入力は、アン
ド・ゲート３６の出力に接続され（既述）、第２
入力は、アンド・ゲート３０の出力に接続され
（既述）、出力は、後述するタイミング装置３７の
入力に接続される。 第１アクセス回路２７のｎ個の入力グループ、
即ちアンド・ゲート３２，３３の第２入力は、カ
ウンタ３４のｎ個の出力グループに接続される。
第１アクセス回路のｎ個の出力グループは、アド
レス指定回路５のｎ個の入力グループに接続さ
れ、ゲート入力、即ちアンド・ゲート３２，３３
の第１入力は、アンド・ゲート３６の出力に接続
される（既述）。第２アクセス回路３１のｎ個の
入力グループは、後述するバツフア・レジスタ２
６のｎ個の出力グループに接続される。第２アク
セス回路３１のｎ個の出力グループは、アドレス
指定回路５のｎ個の入力グループに接続され、ゲ
ート入力は、アンド・ゲート３０の出力に接続さ
れる（既述）。 ８はアドレス選択回路であつて、これには多段
２進カウンタ３４、バツフア・レジスタ２６が組
込まれている。カウンタ３４のカウンタ入力は、
クロツク回路１５のクロツクＨ２に接続される。
カウンタ３４の出力グループは、まず、第１アク
セス回路２７の入力グループに接続され（既述）、
次いで、後述するメモリ読取回路１２の選択入
力、即ち読取命令入力グループに接続され、更
に、バツフア・レジスタ２６のｎ個の入力に接続
される。 バツフア・レジスタ２６のｎ個の出力グループ
は、第２アクセス回路３１のｎ個の入力に接続さ
れる（既述）。バツフア・レジスタ２６のクロツ
ク入力は、クロツク回路１５のクロツクＨ２に接
続され、リセツト入力は、リセツト信号端子Ｒに
接続される。 ５はアドレス指定回路であつて、ｎ個の入力グ
ループは、第１アクセス回路２７及び第２アクセ
ス回路３１の双方のｎ個の出力グループに並列に
接続される（既述）。アドレス指定回路５の並列
出力は、後述する付属メモリ１の複数の記憶箇所
に接続される。 １は付属メモリであつて、主メモリとは別個の
ものであるが、場合によつては、主メモリの一部
又は全部であつてもよい。付属メモリ１は、正常
使用中に唯一度だけ変更可能なメモリ（PROM）
であり、ダイオード又はヒユーズの如き集積部品
を用いて接合破壊又は溶断可能な形態で製造する
ことも可能である。もちろん付属メモリ１は、書
換え可能な形態（EPROM）でも製造され得る。
付属メモリ１の複数の記憶箇所は、メモリ読取回
路１２の入力グループに接続さる。付属メモリ１
は、主メモリへのアクセス操作の記憶、特に成功
操作及び不成功操作の記録を保持する。 ３７はタイミング装置であつて、その入力は排
他的オア・ゲート２８の入力に接続され（既述）、
出力は、付属メモリ１の書込命令入力に接続され
る。 メモリ読取回路１２の直列出力は、一方では、
後述のレジスタ１３のデータ入力に接続され、他
方では、アンド・ゲート３６の第３否定入力に接
続される（既述）。メモリ読取回路１２の選択入
力グループは、カウンタ３４のｎ個の出力グルー
プに接続される（既述）。 １３は６段構成のレジスタであつて、そのデー
タ入力は、メモリ読取回路１２の出力に接続され
（既述）、ライミング入力はクロツク回路１５のク
ロツク出力Ｈ３に接続され、そのリセツト入力
は、リセツト信号端子Ｒに接続される。レジスタ
１３の各段は、非反転出力Qi、反転出力を有
する。 １４は認識回路であつて、それにはアンド・ゲ
ート１６，１７が組込まれている。アンド・ゲー
ト１６の６個の入力には、レジスタ１３の１段目
の反転出力１、２段目の非反転出力Ｑ２、３段
目の反転出力３、４段目の非反転出力Ｑ４、５
段目の非反転出力５、６段目の非反転出力Ｑ６
が接続される。アンド・ゲート１７の３個の入力
にはレジスタ１３の４段目の非反転出力Ｑ４、５
段目の反転出力５、６段目の反転出力６が接
続される。アンド・ゲート１６の出力は、一方で
は、データ出力端子Ｓに接続され、他方では、排
他的オア・ゲート１９の第１入力に接続される
（既述）。アンド・ゲート１７の出力は、まず、排
他的オア・ゲート１９の第２入力に接続され（既
述）、次いで、アンド・ゲート３０の第１入力に
接続され（既述）、更に、アンド・ゲート３６の
第２入力に接続される（既述）。 なお、メモリ書込手段は、アドレス選択回路
８、論理回路１１、アドレス指定回路５を具備す
るものとする。判定手段は、レジスタ１３、認識
回路１４を具備するものとする。端子Ｄ及び端子
Ｓは、一致していてもよい。付属メモリ１は、そ
のカードの使用に先立つて、最初から２番目の第
２データが予め工場で変更されている。 次に、動作の説明に移る。 まず、カードを端末装置に結合すると、リセツ
ト端子にリセツト入力が与えられて、レジスタ１
３、レジスタ２３、バツフア・レジスタ２６をリ
セツトする。カウンタ３４は、図示しない電源に
より電源電圧が加わることにより、リセツトされ
る。次いで、クロツク入力Ｈに加わるクロツクに
より、カウンタ１５は“１”から計数を開始す
る。 また、端子Ｄから送込まれた暗証番号の照合に
より、端子Ｑ１に承認信号“１”が付与される
か、端子Ｑ２に不承認信号“１”が付与される。 カウンタ３４のｎ桁の計数出力は、メモリ読取
回路１２の選択入力グループに加わる。このとき
アンド・ゲート３０，３６はオフであつて、その
出力“０”を第１アクセス回路２７、第２アクセ
ス回路３１に加えるので、これらのアクセス回路
は閉じている。従つて、第１アクセス回路２７、
第２アクセス回路３１には出力が生じていない。 付属メモリ１の記憶内容は、カウンタ３４が付
属メモリ１の２進データを含む異なる記憶箇所を
順次にアドレス指定して行くことにより、順次に
読出されて、レジスタ１３のデータ入力にクロツ
クＨ３のタイミングで送り込まれる。 レジスタ１３の内容は最終的には“XXX100”、
又は“010101”になる。但し、上の“Ｘ”は
“０”又は“１”である。 レジスタ１３の内容が“XXX100”になるとす
る。このことは、レジスタ１３の第４段目に対応
する、カウンタ３４の計数値の２つ前の数値が指
示する付属メモリ１の記憶箇所が、最終の変更箇
所であることを示す。また、レジシタ１３の第５
段目と第６段目に対応する、カウンタ３４の指示
する計数値とその１つ前の数値が指示する付属メ
モリ１の記憶箇所が未変更であることを示す。ア
ンド・ゲート１６は出力を生じないが、アンド・
ゲートは出力を生じる。これは最終変更データの
特性信号である。従つて、データ出力端子Ｓには
出力を生じない。アンド・ゲート１７の出力は、
排他的オア・ゲート１９を介して、一方では、ク
ロツク回路１５に加わつて、これを停止させる。
従つて、カウンタ３４は計数を停止する。このと
きカウンタ３４に保持される計数値は、レジスタ
１３の第６段目のビツトの、付属メモリ１での記
憶番地である。また、このときバツフア・レジス
タ２６に保持される数値は、カウンタ３４に保持
される計数値よりも“１”だけ小さくて、これは
レジスタ１３の第５段目のビツトの、付属メモリ
１での記憶番地である。また、アンド・ゲート１
７の出力は、排他的オア・ゲート１９を介して、
他方では、データ出力端子S′に加わつて、これに
出力を生じさせる。データ出力端子S′に出力があ
つて、データ出力端子Ｓに出力がないことは、端
末装置に結合されたカードが有効であることを示
す。 次いで、カードの所有者が端末装置のキーボー
ドの操作によつて与えた暗証番号の照合により、
照合回路２の出力Ｑ１に承認信号“１”が生じて
いるものとする。この“１”信号は排他的オア・
ゲート３５を介してアンド・ゲート３６の第１入
力に加わる。アンド・ゲート３６の第２入力に
も、アンド・ゲート１７の“１”出力が加わつて
いる。レジスタ１３の第６段目の内容は“０”で
あるので、アンド・ゲート３６の第３否定入力に
は“０”が加わる。従つて、アンド・ゲート３６
はオンになる。アンド・ゲート３６の“１”出力
は、一方では、第１アクセス回路２７のゲート入
力に加わつて、これを有効にして、カウンタ３４
の出力が第１アクセス回路２７を介してアドレス
指定回路５の入力グループに加わることを可能に
する。アンド・ゲート３６の“１”出力は、他方
では、排他的オア・ゲート２８、タイミング装置
３７を介して付属メモリ１の書込命令入力に加わ
る。このことにより、カウンタ３４に保持された
計数値の示す付属メモリ１の記憶番地の記憶が
“１”と書込まれる。 カウンタ３４に保持された計数値の示す付属メ
モリ１の記憶番地の記憶が“１”と書込まれる
と、このことにより、アンド・ゲート３６の第３
否定入力に“１”が加わり、以後アンド・ゲート
３６をオフにする。すると、第１アクセス回路２
７も閉じる。 アンド・ゲート３０の第１入力には、アンド・
ゲート１７の“１”出力が加わつている。第２入
力にも照合回路２の“１”出力が加わつている。
今度は、アンド・ゲート３０の第３の否定入力に
は、アンド・ゲート３６の“０”入力が加わる。
従つて、アンド・ゲート３０はオンになる。アン
ド・ゲート３０の“１”出力は、一方では、第２
アクセス回路３１のゲート入力に加わつて、これ
を有効にして、バツフア・レジスタ２６の出力が
第２アクセス回路３１を介してアドレス指定回路
５に加わることを可能にする。アンド・ゲート３
０の“１”出力は、他方では、排他的オア・ゲー
ト２８、タイミング装置３７を介して付属メモリ
１の書込命令入力に加わる。このことにより、バ
ツフア・レジスタ２６に保持された数値の示す付
属メモリ１の記憶番地の記憶が“１”と書込まれ
る。要約すれば、承認信号のときには、付属メモ
リ１に“11”が書込まれる。 今度は、暗証番号の照合の結果、照合回路２の
出力Ｑ２に不承認信号“１”が生じるものとす
る。この“１”信号は排他的オア・ゲート３５を
介してアンド・ゲート３６の第１入力に加わる。
アンド・ゲート３６の第２入力にも、アンド・ゲ
ート１７の“１”出力が加わつている。アンド・
ゲート３６の第３否定入力には“０”が加わつて
いる。従つてアンド・ゲート３６はオンになる。
アンド・ゲート３６の“１”出力は、一方では、
第１アクセス回路２７のゲート入力に加わつて、
これを有効にして、カウンタ３４の出力グループ
が第１アクセス回路２７を介してアドレス指定回
路５に加わることを可能にする。アンド・ゲート
３６の“１”出力は、他方では、排他的オア・ゲ
ート２８、タイミング装置３７を介して付属メモ
リ１の書込命令入力に加わる。このことにより、
カウンタ３４に保持された計数値の示す付属メモ
リ１の記憶番地の記憶が“１”と書込まれる。 この場合には、アンド・ゲート３０はオンはな
らないから、バツフア・レジスタ２６に保持され
た数値の示す付属メモリ１の記憶番地の記憶が書
込まれることはない。要約すれば、不承認信号の
ときには、付属メモリ１には、“01”が書込まれ
ると考えてよい。 最後に、レジスタ１３の内容が“010101”にな
るとする。このことは、３回の連続した不成功の
先行アクセス操作を意味する。すると、アンド・
ゲート１６がオンになつて、判定手段は、端子Ｓ
にカードの無効化命令を生成する。この無効化信
号は、端子Ｓを介してカードに接続した端子装置
に伝送されて、これによりカードが無効にされた
ことを使用者に知らせる。 なお、上述の実施例では、照合回路２が承認信
号を付与すると、付属メモリ１に“11”を書込
み、非承認信号を付与すると、付属メモリ１に
“01”を書込んだ。しかし乍ら、付属メモリ１へ
の書込み符号はこれに限定されない。
操作中、メモリへの記録以前に、操作の成功・
不成功を見極めようとする不正行為は、不可能で
ある。その理由は、成功操作、不成功操作の別を
問わずに、すべての使用操作が対称的にメモリに
書込まれるからである。操作を途中で遮断して、
操作を続行しなければ、いかなる指示も与えられ
ないか、若くは不成功操作として書込まれる。正
当な使用者による誤操作によつてカードの不要な
無効化を生じさせない。
不成功を見極めようとする不正行為は、不可能で
ある。その理由は、成功操作、不成功操作の別を
問わずに、すべての使用操作が対称的にメモリに
書込まれるからである。操作を途中で遮断して、
操作を続行しなければ、いかなる指示も与えられ
ないか、若くは不成功操作として書込まれる。正
当な使用者による誤操作によつてカードの不要な
無効化を生じさせない。
図面は本発明に係る携帯可能担体に組込んだ集
積回路の主要な構成を示す。 １……付属メモリ、２……照合回路、５……ア
ドレス指定回路、８……アドレス選択回路、１１
……論理回路、１２……メモリ読取回路、１３…
…レジスタ、１４……認識回路、２７……第１ア
クセス回路、３１……第２アクセス回路。
積回路の主要な構成を示す。 １……付属メモリ、２……照合回路、５……ア
ドレス指定回路、８……アドレス選択回路、１１
……論理回路、１２……メモリ読取回路、１３…
…レジスタ、１４……認識回路、２７……第１ア
クセス回路、３１……第２アクセス回路。
Claims (1)
- 【特許請求の範囲】 １ 使用操作の結果を２進数を用いて記憶する少
なくとも１つのメモリを含んでおり、所定数の不
成功操作以後無効にするように構成された暗証番
号を用いて使用される携帯可能担体であつて、前
記携帯可能担体はメモリ書込手段と現行操作以前
の使用操作の結果の判定手段をも含んでおり、前
記メモリ書込手段は現行操作の結果を順次に、成
功操作、不成功操作の別を問わずに前記メモリへ
書込むように構成され、前記判定手段は所定の数
の不成功操作の結果の連続したシーケンスと、少
なくとも１回の成功操作の結果が入り雑じつて残
余は不成功操作の結果である前記所定の数の使用
操作の結果のシーケンスとを判別するように構成
されていることを特徴とする携帯可能担体。 ２ 使用操作の結果が順次記憶されるように構成
されており、メモリ書込手段が、使用操作の結果
のシーケンスの最終変更２進データの次の次に続
く第２データの変更によつて使用操作の結果の全
部を記憶し、且つ、現時点の最終変更２進データ
とそれ迄のシーケンスの最終変更２進データであ
つた２進データとの間に存在する２進データを更
に変更することによつて成功操作の結果の全部を
記憶すべく構成されていることを特徴とする特許
請求の範囲第１項に記載の携帯可能担体。 ３ メモリが、使用暗証番号を検知し得る照合回
路により制御されるべく構成されており、判定手
段が、無効化を生起する連続不成功操作回数の２
倍の数を段を持つレジスタと、前記レジスタの出
力に接続された認識回路とを含んでおり、前記レ
ジスタはメモリの出力に接続されており、前記認
識回路は、無効化信号と、記憶された使用操作の
結果の最終変更データの特性信号とを供給すべく
構成されていることを特徴とする特許請求の範囲
第２項に記載の携帯可能担体。 ４ メモリ書込手段が、メモリへの書込命令を生
成すべく照合回路と認識回路との出力に接続され
た論理回路と、前記論理回路とメモリのアドレス
指定回路とに接続されたアドレス選択回路とを含
むことを特徴とする特許請求の範囲第３項に記載
の携帯可能担体。 ５ アドレス選択回路が、多段周期カウンタとバ
ツフア・レジスタとを含んでおり、前記カウンタ
の並列出力は第１アクセス回路を介してメモリの
アドレス指定回路に接続されており、前記バツフ
ア・レジスタの並列入力はカウンタの出力に接続
されており、前記バツフア・レジスタの出力は、
前記第１アクセス回路と同一の構造でありそれが
作動しないとき作動を行う第２アクセス回路を介
してメモリのアドレス指定回路に接続されている
ことを特徴とする特許請求の範囲第４項に記載の
携帯可能担体。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8015484A FR2486684A1 (fr) | 1980-07-11 | 1980-07-11 | Objet portatif individualise du genre carte de credit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5729498A JPS5729498A (en) | 1982-02-17 |
| JPH0444314B2 true JPH0444314B2 (ja) | 1992-07-21 |
Family
ID=9244113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9369881A Granted JPS5729498A (en) | 1980-07-11 | 1981-07-09 | Individual portable card |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4408119A (ja) |
| EP (1) | EP0044039B1 (ja) |
| JP (1) | JPS5729498A (ja) |
| AT (1) | ATE16221T1 (ja) |
| CA (1) | CA1164565A (ja) |
| DE (1) | DE3172705D1 (ja) |
| FR (1) | FR2486684A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2483713A1 (fr) * | 1980-05-30 | 1981-12-04 | Cii Honeywell Bull | Dispositif pour la transmission de signaux entre deux stations de traitement de l'information |
| FR2483657B1 (fr) * | 1980-05-30 | 1986-11-21 | Bull Sa | Machine portable pour le calcul ou le traitement de l'information |
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| DE3318101A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordung mit einem speicher und einer zugriffskontrolleinheit |
| DE3318083A1 (de) * | 1983-05-18 | 1984-11-22 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung mit einem speicher und einer zugriffskontrolleinheit |
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| SE8505485D0 (sv) * | 1985-11-20 | 1985-11-20 | Krister Hertzen | Anordning for forhindrande av obehorigt brukande av kreditkort och liknande |
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