JPH0444414B2 - - Google Patents
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- JPH0444414B2 JPH0444414B2 JP57151887A JP15188782A JPH0444414B2 JP H0444414 B2 JPH0444414 B2 JP H0444414B2 JP 57151887 A JP57151887 A JP 57151887A JP 15188782 A JP15188782 A JP 15188782A JP H0444414 B2 JPH0444414 B2 JP H0444414B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
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- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は、固体表面における新しい微細パター
ンの形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a new method for forming fine patterns on solid surfaces.
固体表面の微細加工は、半導体素子の発展とと
もに微細化の一途をたどり、現在では電子線を使
うことにより、１ミクロン以下のサブミクロン加
工ができるところまで至つている。しかし、従来
のような電子ビーム露光ではフオトレジストに
“にじみ”が生ずるため、0.1ミクロン程度の線幅
が限界といわれている。 Microfabrication of solid surfaces has continued to become finer with the development of semiconductor devices, and has now reached the point where submicron processing of 1 micron or less is possible by using electron beams. However, in conventional electron beam exposure, "bleeding" occurs in the photoresist, so a line width of about 0.1 micron is said to be the limit.
一方、半導体素子の分野では、厚さ、線幅とも
10ナノメータ（ｎｍ）前後の半導体超格子をつく
ると、超高速の半導体素子が実現できるといわ
れ、ナノメータオーダの超薄膜、超格子に対する
関心が高まつている。 On the other hand, in the field of semiconductor devices, both thickness and line width are
It is said that creating a semiconductor superlattice of around 10 nanometers (nm) will enable the creation of ultrahigh-speed semiconductor devices, and there is growing interest in ultrathin films and superlattices on the nanometer order.
こうしたことからナノメータオーダの極微細加
工を実現するための研究が活発に行なわれている
が、これまでの方法ではナノメータオーダの線幅
を得ることは極めて困難であつた。 For this reason, research is being actively conducted to realize ultra-fine processing on the order of nanometers, but it has been extremely difficult to obtain line widths on the order of nanometers using conventional methods.
本発明は、従来の微細パターン形成方法とは全
く発想を異にする新規な方法でナノメータオーダ
の微細パターンを得るようにした微細パターン形
成方法を提供するものである。 The present invention provides a method for forming a fine pattern, which can obtain a fine pattern on the order of nanometers using a novel method that is completely different from conventional methods for forming fine patterns.
現在、分子線エピタキシー（MBE）、有機金属
を用いた熱分解気相成長法（MO−CVD）、ある
いは気相エピタキシヤル成長法（VPE）などの
新旧の結晶成長法において、半導体超格子の製作
に必要なナノメータオーダの膜厚制御技術が確立
しつつある。本発明は、この膜厚をストライプ幅
に変換するという新規な方法によつて超微細パタ
ーンの形成を行うものである。ここで必要とされ
る既存技術は、(a)膜厚制御技術、(b)成長速度の面
方位依存性、(c)選択エツチング技術、である。 Currently, semiconductor superlattices can be fabricated using new and old crystal growth methods such as molecular beam epitaxy (MBE), metal-organic pyrolytic vapor deposition (MO-CVD), or vapor phase epitaxy (VPE). The nanometer-order film thickness control technology required for this is being established. The present invention forms ultra-fine patterns using a novel method of converting this film thickness into stripe width. The existing technologies required here are (a) film thickness control technology, (b) surface orientation dependence of growth rate, and (c) selective etching technology.
以下図面を用いて本発明を詳細に説明する。 The present invention will be explained in detail below using the drawings.
図１は本発明の方法の概略を説明する図であ
る。(a)に示すステツプ(1)では、半導体結晶基板１
の表面に、適当な誘電体からなるマスク２を用い
て、凸部３を形成する。この時側面４は基板１の
表面に垂直な結晶面が現われるようにする。さら
に、場合によつては谷部においても、凸部３との
間に適当な間隙をあけてマスク５をかぶせる。 FIG. 1 is a diagram illustrating an outline of the method of the present invention. In step (1) shown in (a), a semiconductor crystal substrate 1
A convex portion 3 is formed on the surface using a mask 2 made of a suitable dielectric material. At this time, the side surface 4 is arranged so that a crystal plane perpendicular to the surface of the substrate 1 appears. Further, depending on the case, the mask 5 is placed over the troughs with an appropriate gap between them and the convex portions 3.
(b)に示すステツプ(2)では、MBE、MO−CVD、
VPEなどの適当な成長技術を用いて、基板結晶
とは異なる半導体結晶をエピタキシヤル成長させ
る。この時、エピタキシヤル成長速度の面方位に
よる違いを利用して、側面４における横方向成長
素度が極めて大きくなるように結晶方位を選んで
おく。すると図示するように側面４のみに、薄層
のエピタキシヤル成長層６（６−１，６−２）が
得られる。勿論この薄層６は基板結晶１の表面上
にも成長し、つながつている。 In step (2) shown in (b), MBE, MO-CVD,
A semiconductor crystal different from the substrate crystal is epitaxially grown using a suitable growth technique such as VPE. At this time, the crystal orientation is selected so that the lateral growth factor on the side surface 4 is extremely large, taking advantage of the difference in epitaxial growth rate depending on the plane orientation. Then, as shown in the figure, a thin epitaxial growth layer 6 (6-1, 6-2) is obtained only on the side surface 4. Of course, this thin layer 6 also grows on the surface of the substrate crystal 1 and is connected thereto.
(c)に示すステツプ(3)では、マスク２および５を
取除いた後、基板結晶１とエピタキシヤル薄層６
を構成する半導体結晶との間でエツチング速度が
大きく異なる選択エツチヤントを用いて、凸部３
を除去する。この結果、エピタキシヤル薄層６の
みが、基板結晶１上に残ることになる。このよう
にして形成された薄層６の層厚は、MBE、MO
−CVDなどの厚さ方向には〓単位の原子・分子
堆積技術をもつてすれば、ナノメータオーダの制
御を行なうことは十分に可能である。(c)に示すス
テツプ３においてこの薄層６の層厚ｔがストライ
プ幅に変換されるため、ナノメータオーダのスト
ライプ幅を有するパターンを得ることができる。
さらに、本発明におけるパターンでは、パターン
が高品質の半導体単結晶で構成されている点が特
徴である。 In step (3) shown in (c), after removing the masks 2 and 5, the substrate crystal 1 and the epitaxial thin layer 6 are removed.
The convex portion 3 is etched using a selective etchant whose etching speed is significantly different from that of the semiconductor crystal constituting the convex portion 3.
remove. As a result, only the epitaxial thin layer 6 remains on the substrate crystal 1. The thickness of the thin layer 6 thus formed is MBE, MO
-If atomic/molecular deposition technology in the thickness direction, such as CVD, is applied, control on the order of nanometers is fully possible. In step 3 shown in (c), the layer thickness t of the thin layer 6 is converted into a stripe width, so that a pattern having a stripe width on the order of nanometers can be obtained.
Furthermore, the pattern according to the present invention is characterized in that the pattern is made of high quality semiconductor single crystal.
図２に本発明の一実施例を示す。(a)に示すステ
ツプ１としてInP基板１１の表面に、InPに格子
整合したIn0.53Ga0.47As層１２、InP層１３を連続
して成長したウエハを準備する。InP基板は
（001）面とする。(b)に示すステツプ２において、
Si3N4膜をエツチング・マスク１４として用い、
InPエピタキシヤル層１３をエツチングにより除
去し、凸部１５を形成する。この時、凸部１５の
両側面１６（１６−１，１６−２）には（001）
面に垂直な結晶方位が現われるようにする。例え
ば、（001）面や（１10）面が現われるようにす
る。このようなエツチングは、半導体レーザの共
振面を製作することを目的に種々の方法が検討さ
れている。例えば、HCl、HNO3系を用いた湿式
エツチングにより、また、CCl2F2、CCl4、Cl2等
のハロゲンガスを用いたドライエツチングによ
り、InPの加工を行うことができる。In0.53Ga0.47
As層１２の凸部以外の表面には、凸部との境界
に適当な隙間をあけてSi3N4膜マスク１７を装荷
する。なお、このマスク１７（１７−１，１７−
２）は必ずしも必要でないことを後述する。(c)に
示すステツプ３として、気相エピタキシヤル成長
法（VPE）により、In0.53Ga0.47As層を成長する。
ハイドライド系のVPE成長によれば、成長温度
725℃付近で10Å／秒の成長速度を有している。
また（001）面の成長速度に比して、（110）や
（１10）方向の成長速度は10倍程度速い結果が得
られている。従つて、図示するように凸部の側面
１６にはInGaAsの薄層１８（１８−１，１８−
２）が成長する。この薄層の厚みはエピタキシヤ
ル成長時間、反応ガス濃度（流量）あるいは成長
温度で制御できる。例えば、先の条件では300〓
の厚さを得るには、横方向の成長速度が速いこと
を考慮して、３秒程度となる。凸部１５以外の基
板表面は、InGaAsエピタキシヤル成長層すなわ
ち半導体単結晶であるため、薄層１８はInGaAs
層１２とつながつている。また凸部１５とマスク
１７との隙間に位置するInGaAs層１２の表面に
も、InGaAs層１８が成長するが、その層厚は、
薄層１８の厚さの数十分の１である。この不要な
成長層は次の(d)に示すステツプ４で除去すること
ができる。従つて、マスク１７は必ずしも必要で
はない。ステツプ４ではまず、マスク１４，１７
を除去する。次にInPとInGaAsとの間で大きな
エツチング速度の差をもつ選択エツチングによ
り、凸部の１５InPを除去する。この結果
InGaAs層１８が形成され、その層厚ｔがストラ
イプ幅となるパターンに変換されることになる。
選択エツチングにおいては100：１以上の選択エ
ツチング度が得られるが、無限大の比ではない。
従つて、本実施例の場合においてもInPをエツチ
ングにより除去する際、InGaAsも若干エツチン
グされる。これを考慮して、所望のストライプ幅
を得るのに必要なInGaAs層１８の層厚を決定し
なければならない。また、InGaAs層１２の凸部
１５以外の表面に成長した不要なInGaAs層も選
択エツチングの際必然的に除去されるので、マス
ク１７はなくてもよいことになる。 FIG. 2 shows an embodiment of the present invention. In step 1 shown in (a), a wafer is prepared in which an In 0.53 Ga 0.47 As layer 12 and an InP layer 13 lattice-matched to InP are successively grown on the surface of an InP substrate 11. The InP substrate has a (001) plane. In step 2 shown in (b),
Using a Si 3 N 4 film as an etching mask 14,
InP epitaxial layer 13 is removed by etching to form convex portions 15. At this time, (001) is on both sides 16 (16-1, 16-2) of the convex portion 15.
Make sure that the crystal orientation perpendicular to the plane appears. For example, make the (001) plane or (110) plane appear. Various methods of such etching have been studied for the purpose of fabricating a resonant surface of a semiconductor laser. For example, InP can be processed by wet etching using HCl or HNO 3 or by dry etching using halogen gas such as CCl 2 F 2 , CCl 4 or Cl 2 . In 0.53 Ga 0.47
A Si 3 N 4 film mask 17 is loaded on the surface of the As layer 12 other than the convex portions, leaving an appropriate gap at the boundary with the convex portions. Note that this mask 17 (17-1, 17-
It will be explained later that 2) is not necessarily necessary. In step 3 shown in (c), an In 0.53 Ga 0.47 As layer is grown by vapor phase epitaxial growth (VPE).
According to hydride-based VPE growth, the growth temperature
It has a growth rate of 10 Å/sec at around 725°C.
Furthermore, the growth rate in the (110) and (110) directions is about 10 times faster than the growth rate in the (001) plane. Therefore, as shown in the figure, InGaAs thin layers 18 (18-1, 18-
2) grows. The thickness of this thin layer can be controlled by epitaxial growth time, reaction gas concentration (flow rate), or growth temperature. For example, in the above condition, 300〓
In order to obtain the thickness of , it takes about 3 seconds considering the fast growth rate in the lateral direction. Since the surface of the substrate other than the convex portion 15 is an InGaAs epitaxial growth layer, that is, a semiconductor single crystal, the thin layer 18 is made of InGaAs.
It is connected to layer 12. Furthermore, the InGaAs layer 18 grows on the surface of the InGaAs layer 12 located in the gap between the convex portion 15 and the mask 17, but the layer thickness is as follows.
It is several tenths of the thickness of the thin layer 18. This unnecessary growth layer can be removed in the next step 4 shown in (d). Therefore, the mask 17 is not necessarily required. In step 4, first, masks 14 and 17 are
remove. Next, 15 InP on the convex portion is removed by selective etching with a large difference in etching speed between InP and InGaAs. As a result
An InGaAs layer 18 is formed, and the layer thickness t is converted into a pattern having a stripe width.
In selective etching, a selective etching degree of 100:1 or more can be obtained, but the ratio is not infinite.
Therefore, in this embodiment as well, when InP is removed by etching, InGaAs is also slightly etched. Taking this into consideration, the thickness of the InGaAs layer 18 required to obtain the desired stripe width must be determined. Furthermore, since the unnecessary InGaAs layer grown on the surface of the InGaAs layer 12 other than the convex portions 15 is necessarily removed during selective etching, the mask 17 is not necessary.
本発明により形成される微細パターンの立体図
を図３、図４及び図５に示す。時３は基板１の上
に、１本のストライプ６が形成された場合を示
す。図４は１組のストライプ６（６−１，６−
２）が形成される場合、図５は１組の枠状の微細
パターン６（６−１，６−２，６−３，６−４）
が形成される場合を示す。 Three-dimensional views of fine patterns formed according to the present invention are shown in FIGS. 3, 4, and 5. Time 3 shows the case where one stripe 6 is formed on the substrate 1. Figure 4 shows a set of stripes 6 (6-1, 6-
2), FIG. 5 shows a set of frame-shaped fine patterns 6 (6-1, 6-2, 6-3, 6-4).
is formed.
ここで１本のストライプを形成するには、図２
で説明した手順により、２本１組のストライプを
形成した後、不要な１本をエツチングにより除去
すればよい。また、図５に示す枠状の微細パター
ンを得るには、基板１上に形成する凸部をストラ
イプ状ではなく、直方体状にしてその周辺四面に
選択成長させることによつて形成できる。 To form one stripe here, Figure 2
After forming a set of two stripes using the procedure described above, one unnecessary stripe may be removed by etching. Further, the frame-shaped fine pattern shown in FIG. 5 can be obtained by forming the convex portions on the substrate 1 not in the form of stripes but in the form of a rectangular parallelepiped and selectively growing the convex portions on the four peripheral surfaces thereof.
以上のようにして、形成された微細パターンの
応用例について述べる。本発明による微細パター
ンはストライプ幅がナノメータオーダであり、か
つ、良質の半導体結晶である。また、そのストラ
イプ高さもナノメーターオーダにすることも前記
の如く凸部の高さを制御することにより可能であ
る。従つて、縦・横方向ともナノメータオーダの
大きさをもつフアイバ状の単結晶が得られる。次
に、このフアイバ状単結晶を、例えばInPに格子
整合がとれたInGaAsとする場合、InPでまわり
を埋込む。すなわち、２次方向に量子化された半
導体結晶を、より大きいエネルギー・ギヤツプを
有する半導体結晶で埋込むわけである。この超微
細半導体フアイバ内の電子伝導を解析した結果に
よれば、変調ドープを凌ぐ高移動度が得られるこ
とが示されている（例えば、Japan.J.Appl.
Phys，Vol.19，No.12，pp.L735−Ｌ−738のH.
Sakaki氏の論文による）。従つて、超高速のFET
デバイスを実現することが可能となる。 An application example of the fine pattern formed as described above will be described. The fine pattern according to the present invention has a stripe width on the order of nanometers and is made of high quality semiconductor crystal. Further, the stripe height can also be made on the order of nanometers by controlling the height of the convex portions as described above. Therefore, a fiber-like single crystal having a size on the order of nanometers in both the vertical and horizontal directions can be obtained. Next, when this fiber-shaped single crystal is made of, for example, InGaAs that is lattice-matched to InP, the surrounding area is filled with InP. That is, a semiconductor crystal quantized in the quadratic direction is embedded with a semiconductor crystal having a larger energy gap. Analysis of electron conduction within this ultra-fine semiconductor fiber has shown that it is possible to obtain higher mobility than modulation doping (for example, Japan.J.Appl.
H. Phys, Vol.19, No.12, pp.L735-L-738.
(according to a paper by Mr. Sakaki). Therefore, ultra-fast FET
It becomes possible to realize the device.
以上詳細に説明したように、本発明による微細
パターン形成方法においては、ナノメータオーダ
のストライプ幅を有するパターンが形成されるだ
けでなく、パターン自体が良質の半導体結晶で成
立つている特徴があり、新しい半導体素子を生み
出す可能性を有する点でその効果は著しい。 As explained in detail above, the method for forming fine patterns according to the present invention not only forms patterns with stripe widths on the order of nanometers, but also has the feature that the patterns themselves are made of high-quality semiconductor crystals. The effect is remarkable in that it has the potential to produce semiconductor devices.
図１は本発明の方法を説明するための断面図、
図２は本発明の一実施例を示す断面図、図３、図
４及び図５は本発明の他の実施例を示す斜視図で
ある。
１……基板、２（２−１，２−２，２−３）…
…マスク、３……形成された凸部、４（４−１，
４−２）……凸部の側面、５……マスク、６（６
−１，６−２，６−３，６−４）……エピタキシ
ヤル成長層、１１……InP基板、１２……
InGaAs層、１３……InP成長層、１４……Si3N4
マスク、１５……InP凸部、１６（１６−１，１
６−２）……凸部の側面、１７（１７−１，１７
−２）……Si3N4マスク、１８（１８−１，１８
−２）……InGaAs成長層。
FIG. 1 is a sectional view for explaining the method of the present invention,
FIG. 2 is a sectional view showing one embodiment of the invention, and FIGS. 3, 4 and 5 are perspective views showing other embodiments of the invention. 1...Substrate, 2 (2-1, 2-2, 2-3)...
...Mask, 3...Protrusion formed, 4 (4-1,
4-2)...Side surface of the convex portion, 5...Mask, 6 (6
-1,6-2,6-3,6-4)...Epitaxial growth layer, 11...InP substrate, 12...
InGaAs layer, 13...InP growth layer, 14...Si 3 N 4
Mask, 15...InP convex portion, 16 (16-1,1
6-2)...Side surface of the convex portion, 17 (17-1, 17
-2)...Si 3 N 4 mask, 18 (18-1, 18
-2)...InGaAs growth layer.
Claims (1)
成長速度の面方位依存性を利用して、前記凸部と
は異なる別の半導体結晶からなる薄層をエピタキ
シヤル成長した後、選択エツチングにより前記凸
部のみを除去することによつて、形成された前記
成長層よりなる薄層の層厚をストライプ幅とする
微細パターンを得ることを特徴とする微細パター
ン形成方法。1. On the side surface of the convex portion formed on the surface of the semiconductor substrate,
It is formed by epitaxially growing a thin layer made of a semiconductor crystal different from the above-mentioned convex part by utilizing the plane orientation dependence of the growth rate, and then removing only the above-mentioned convex part by selective etching. A method for forming a fine pattern, comprising obtaining a fine pattern having a stripe width equal to the thickness of the thin layer made of the above-mentioned grown layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151887A JPS5941840A (en) | 1982-09-01 | 1982-09-01 | Forming method of fine pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57151887A JPS5941840A (en) | 1982-09-01 | 1982-09-01 | Forming method of fine pattern |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941840A JPS5941840A (en) | 1984-03-08 |
| JPH0444414B2 true JPH0444414B2 (en) | 1992-07-21 |
Family
ID=15528371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57151887A Granted JPS5941840A (en) | 1982-09-01 | 1982-09-01 | Forming method of fine pattern |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941840A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2802705B1 (en) * | 1999-12-16 | 2002-08-09 | St Microelectronics Sa | METHOD FOR MANUFACTURING A NETWORK OF SINGLE CRYSTAL SILICON NANOMETRIC LINES AND DEVICE OBTAINED |
| CN100593508C (en) | 2006-10-18 | 2010-03-10 | 北京大学 | A method for processing periodic nanostructure devices |
-
1982
- 1982-09-01 JP JP57151887A patent/JPS5941840A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5941840A (en) | 1984-03-08 |
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