JPH0444428B2 - - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 f1 メモリセルの構造 f2 メモリセルの製造工程 f3 メモリセルの動作 Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は、広くはダイナミツク・ランダム・
アクセス・メモリ（DRAM）セルに関し、特に
セルの記憶用キヤパシタが半導体基板中に形成さ
れたトレンチ（堀溝領域）内に配置されてなる
DRAMセルに関するものである。さらに詳しく
述べると、この発明は、基板の少くとも一部が濃
くドープされて記憶用キヤパシタの対向電極を形
成し、その一方ではトレンチ・キヤパシタ中に配
置され濃くドープされた多結晶プラグがもう一方
の電極をなすようなDRAMセルに関するもので
ある。

Ｂ 開示の概要 このDRAMセルは、基板の導電型とは逆の導
電型をもつ井戸領域中に電界効果トランジスタ
（FET）を備えてなる。その井戸領域自身は基板
中の軽くドープされた部分中に形成され、
CMOS環境中で製造されるデバイスに好適な導
電型をもつ他の部分とともにｎまたはｐ型の導電
型のどちらかを有するようにすることができる。
トレンチ・キヤパシタは井戸領域と基板の軽くド
ープされた部分とを貫通して、井戸の表面から基
板の濃くドープされた部分へと延入している。ま
た、トレンチ中に配置された電極は直接アクセス
用の上記FETのソースまたはドレインに接続さ
れる。

Ｃ 従来技術 最近の技術文献においては、″単一デバイス″メ
モリセルの構成が強調され、そこではより高い集
積密度が追求されている。たいていの場合、デバ
イスの高い集積密度はアクセス用トランジスタと
記憶用キヤパシタとを近接させてセルの面積を低
減することにより達成されるが、それと同時に記
憶用キヤパシタの増大もはかられる。従来技術に
おいては、酸化膜を薄くしたりキヤパシタの面積
を拡大したり、半導体基板中にトレンチ・キヤパ
シタを形成することによりキヤパシタンスを増大
するようにしている。

さて、本出願人に係る米国特許出願第620667号
には、キヤパシタの対向電極として作用する濃く
ドープされた基板中にトレンチ・キヤパシタが延
入しているようなDRAMセルが開示されている。
それに加えて、トレンチ・キヤパシタに近接して
FETアクセス用トランジスタが配置され、その
アクセス用トランジスタのソースまたはドレイン
はトレンチ内に配置したキヤパシタの電極に直接
接続されている。この構成においては、絶縁層に
よつてアクセス用トランジスタが別の同様なセル
及び濃くドープされた基板から電気的に分離され
ている。しかし、上記出願は、セルのアクセス用
トランジスタが逆の導電タイプの半導体領域中に
配置された井戸領域内に形成されてなるような
CMOS環境中でDRAMセルを製造することに関
するものではない。すなわち、本願発明の構造が
そのような井戸領域をもち、さらにその井戸領域
を貫通して基板の濃くドープされた領域に延長さ
れたトレンチ・キヤパシタを備えていることを考
慮すると、本願発明は上記米国特許出願第620667
号とは一線を画される。

1978年に東京で開催された第10回固体デバイス
会議の議事録、日本応用物理学会報追録18−１、
35−42ページ、M.コバヤシらによる“新規な高
集積密度の、積み重ねられたキヤパシタMOS
RAM（Novel High Density、Stacked
Capacitor MOS RAM）”と題する論文には対
応するアクセス用トランジスタ上部の積み重ねら
れたキヤパシタを使用したDRAMセルが記載さ
れている。この構造は、アクセス用トランジスタ
のソースが直接キヤパシタの一方の電極に接続さ
れている点で興味深い。しかし、この論文におい
てはトレンチ・キヤパシタについて言及されてい
ないし、ｎ型またはｐ型の井戸領域に配置された
アクセス用トランジスタと接続してトレンチ・キ
ヤパシタを使用することも示唆されていない。

IEEEエレクトロン・デバイス・レターズ、
Vol.ED6−４、No.４、1983年４月、90−91ページ
にはH.スナミらによる“メガビツト・ダイナミ
ツクMOSメモリのための波形のキヤパシタ・セ
ル（Ａ Corugated Capacitor Cell（CCC）for
Megabit Dynamic MOS memoies）”と題する
論文が掲載されており、この論文には基板中に延
長された堀状にエツチングされた記憶用キヤパシ
タによつて特徴づけられるワン・デバイス・メモ
リが開示されている。構造的には、この記憶用デ
バイスはアクセス用トランジスタに沿うように配
置されている。そして、堀状の領域は、キヤパシ
タの一方のプレートを形成すべく絶縁されポリシ
リコンで充填されている。さらに、その堀状領域
のまわりの半導体基板中にはデプリーシヨン領域
が形成されているので、そのポリシリコン・キヤ
パシタ電極に正の電圧が加えられるときに、突抜
け現象（punch−through）を防止するべく堀状
領域の間にある最小の間隔が必要であり、そのた
めデバイスの集積密度が制限されてしまう。ま
た、記憶用の電極として働く基板中の反転領域を
形成するために、基板はP^-導電型でなくてはな
らず、このことはその論文の顕著が、基板を共通
の対向電極として使用すること、あるいはキヤパ
シタンスのある程度の大きさを得るためトレンチ
によつて濃くドープされた領域中に井戸領域を貫
通させることに想到していない、ということを示
唆する。一方、本願発明の構造においては、チツ
プ上に形成されたすべてのDRAMセルに対して
対向電極を与えるべく、基板の少くとも一部が濃
くドープされていなくてはならない。このため、
記憶用の電極がトレンチ中に配置されて対向電極
とは絶縁されているのでキヤパシタの短絡結線が
生じることはない。また、この従来例の構造にお
いては、ソースとドレインの拡散領域と堀状領域
内に配置された多結晶物質との間に直接の結線が
なく、また井戸領域内にアクセス用トランジスタ
が配置されていない。

IEDM83、1983年12月、319−322ページに記載
の、K.ミネギシらによる“ドープされた界面ト
レンチ・キヤパシタ・セルを用いたサブミクロン
CMOSメガビツト・レベル・ダイナミツクRAM
技術（Ａ Submicron CMOS Megabit Level
Dynamic RAM Technology Using Doped
Tace Trench Capacitor Cell）”と題する論文
には、CMOS環境におけるRAMセルについて論
じられており、また、対応するアクセス用トラン
ジスタのための延長されたソース・ドレイン領域
を形成するために壁面を濃くドープされてなるト
レンチが開示されている。そして、トレンチ内に
は基板とは絶縁離隔されて多結晶電極が配置さ
れ、これがキヤパシタの対向電極として働く。し
かし、この構造においては濃くドープされた基板
が対応するトランジスタの性能を低下させるの
で、基板を対向電極として使用することができな
い。すなわち、いかなる場合でもキヤパシタは井
戸領域を貫通しないし、アクセス用デバイスのソ
ースと、キヤパシタ・トレンチ中の電極との間に
直接の接続が存在しない。

米国特許第4397075号には、ドレインの拡散領
域を、半導体基板中にエツチングされた井戸領域
中に延長することによつてキヤパシタンスを高め
るようにした構造が開示されている。しかし、キ
ヤパシタ素子が独立に設けられていないし、キヤ
パシタスの増大はドレインのｐ−ｎ接合面積を拡
げたことの直接の結果である。

米国特許第4327476号には、溝またはトレンチ
中にキヤパシタ電極を配置してなるワン・デバイ
ス・メモリ・セルが開示されている。その電極
は、ソース・ドレイン領域に沿つて形成され、基
板とは絶縁離隔関係にある。しかしやはり、トレ
ンチ中のキヤパシタ電極とソース・ドレイン領域
の間には接続がない。また、この文献は濃くドー
プされた基板の部分中に貫入する井戸またはトレ
ンチを使用することを示唆しない。

IBMテクニカル・デイスクロジヤ・ブレテイ
ン（Technical Disclosure Bulletin）、Vol.25、
No.７、1982年７月、593ページ、C.G.ジヤンボツ
カ（gambotkdr）の“高密度ワン・デバイス・
メモリ・セル（Very Dense One−Device
Memoy Cell）”と題する論文には、ドレイン拡
散領域がトレンチのまわりに形成されてなるワ
ン・デバイス・メモリ・セルが示されている。そ
してトレンチの内側は絶縁層で被覆され、その残
りの凹部にはポリイミドがポリシリコンまたは
SiO₂が充填される。トレンチはセルに形成され
ているが、その中には分離されたキヤパシタが形
成されない。すなわち、この製造は、接合キヤパ
シタンスを増加させるためにドレイン拡散領域を
延長したものにすぎない。

以上のことから、上述の従来技術には、アクセ
ス用トランジスタとそれに対応するトレンチ・キ
ヤパシタとを、逆の導電型の基板中に配置された
井戸領域中に形成してなるメモリ・セルが開示さ
れていないことが明らかである。その結果、井戸
領域が組み込まれた従来技術の構造においては、
トレンチが井戸領域を貫通し基板の濃くドープさ
れた対向電極部分中で容量的な影響のほとんどを
達成する、ということに想到してないためにキヤ
パシタンスの大きさが限定されてしまう。このよ
うに、従来技術においては、トレンチ・キヤパシ
タが井戸領域から延長されあるいは井戸領域を貫
通して濃くドープされた基板に達し、さらにアク
セス用トランジスタのソースがトレンチ内部に配
置された電極に直接接続されているような、アク
セス用トランジスタと井戸領域内のトレンチ・キ
ヤパシタとの組み合わせが示されていない。

Ｄ 発明が解決しようとする問題点 この発明の主な目的は、アクセス用トランジス
タとトレンチ・キヤパシタとがともに半導体基板
中の井戸領域内に形成されているような“ワン・
デバイス”DRAMセルを提供することにある。

この発明の別の目的は、トレンチ・キヤパシタ
の深さが、対応するアクセス用トランジスタが形
成されている井戸領域の深さよりも大きいような
DRAMセルを提供することにある。

この発明のさらに別の目的は、トレンチ・キヤ
パシタが井戸領域から濃くドープされた領域中に
延長され、以てその箇所でセルのキヤパシタンス
の大部分が得られるようなDRAMセルを提供す
ることにある。

この発明のさらに別の目的は、隣接するキヤパ
シタ・トレンチとの間で突抜け現象（punch−
through）が生じることなく、また、比較的高い
抵抗率の基板を使用するメモリ・セルに内在す
る、α粒子によつて引き起こされたソフト・エラ
ー（soft error）を被りにくいDRAMセルを提供
することにある。

この発明のさらに別の目的は、周辺の回路から
の小数キヤリアの注入によるソフト・エラーを被
りにくいようなDRAMセルを提供することにあ
る。

Ｅ 問題点を解決するための手段 この発明は、FETアクセス用トランジスタと
記憶用キヤパシタとを利用し、それらの双方が半
導体基板の井戸領域に形成されてなるDRAMセ
ルに関するものである。その井戸領域は基板とは
逆の導電型の物質より成り、アクセス用トランジ
スタのソースとドレインとチヤネル領域とを含ん
でいる。さらにまた、井戸領域を貫通して濃くド
ープした基板領域に延長されたトレンチも設けら
れており、この濃くドープした基板領域が記憶用
キヤパシタの対向電極として働く。記憶用キヤパ
シタの電極は、基板とは絶縁され離隔されて配置
され、濃くドープされた多結晶シリコンから成つ
ている。その電極は、架橋領域によつてアクセス
用トランジスタのソースに接続されている。そし
て、チヤネル領域上に配置された多結晶ゲートに
よりDRAMセルの基本構造が完成する。基板中
に形成された井戸領域はｐからn^-のどちらかの
導電型である。そして、井戸領域がその一方の導
電型にあるとき、基板は濃くドープされたそれと
は反対の導電型にあり、井戸領域を配置するため
のそれより軽くドープされた同じ導電型の領域を
含んでいる。その軽くドープされた領域は基板の
濃くドープされた領域から逆の導電型の井戸領域
に至る遷移領域をなし、これにより両領域間の接
合点における降伏（breakdown）が低減される。
尚、基板の濃くドープされた領域はトレンチ・キ
ヤパシタの対向電極として働くのみでなく、α粒
子の入射によるソフト・エラーの影響を低減する
ような性質をメモリ・セルに与える役目を果た
す。

本発明のセルにおいては、井戸領域に一定の電
圧が加えられ、アクセス用トランジスタのポリシ
リコン・ゲートがワート・ラインの一部を形成
し、そのワード・ラインに１つのアレイの複数の
DRAMセルが接続される。同様に、FETアクセ
ス用トランジスタのソースドレインはビツト・ラ
インに接続され、そのビツト・ラインに１つのア
レイの複数のDRAMセルが接続される。そうし
て、アクセス用トランジスタにワード及びビツト
ラインの適当な電圧を加えることにより、記憶用
キヤパシタに２進情報を読み書きすることができ
る。

本発明のDRAMセルはｐチヤネルとｎチヤネ
ルのどちらのアクセス用トランジスタを用いても
実施することができる。ソース領域とドレイン領
域の導電型はキヤパシタ電極として使用される多
結晶シリコンの導電型を支配する。

本発明のDRAMセルの構造を製造するための
技術も開示される。この製造方法はCMOSデバ
イスを製造するために使用されるプロセスとはあ
まり異なつていない。但し、１つの相違は、基板
の軽くドープされた部分の中の井戸領域の形成の
あとで、反応性イオン・エツチングにより、井戸
領域の表面から井戸領域を貫通して基板の濃くド
ープされた部分に延長されたトレンチを形成す
る、ということである。そのあと、トレンチは絶
縁物質で縁取られ、多結晶物質で充填される。次
に、第２の多結晶シリコンの層を使用して、トレ
ンチ中の電極をアクセス用トランジスタのソース
領域と接続する架橋領域が形成される。ソース領
域の部分は、後のアニール工程で架橋領域がドー
パントを拡散放出するとき形成される。こうして
出来上がつた構造は良好な幾何形状をもち、従来
のトレンチ・キヤパシタのように最小間隔に制限
を受けることがなく、また従来のDRAM中に生
じていたソフト・エラーを生じにくくなる。

Ｆ 実施例 f1 メモリセルの構造 図面において、アクセス用トランジスタ２は
ソース領域とドレイン領域とをもつものとして
特徴づけられる。ここでは説明の便宜上、ドレ
イン領域はメモリアレイのビツトラインに接続
された領域であるとする。さらに、トレンチ・
キヤパシタ３の電極がアクセス用トランジスタ
２を介してチヤージが蓄えられる電極であり、
一方その対向電極はチヤージが導入される電極
である。

さて第１図には、本発明に係るDRAMセル
１の部分断面図が図式的に示されており、同図
において、アクセス用FETトランジスタ２と
トレンチ・キヤパシタ３とが、好適にはシリコ
ンである半導体基板４中に形成されている。ア
クセス用トランジスタ２はｎ型井戸領域５中に
形成され、そのトランジスタ２は濃くドープさ
れたp⁺導電型の領域であるソース領域６とド
レイン領域７とを備えている。ｎ型井戸領域５
は基板４の軽くドープされたp^-導電型の部分
８に形成されている。また、孔をあけた酸化
（ROX）領域９はメモリセル１を基板４上の他
のメモリセルから分離する働きがある。第１図
において、トレンチ・キヤパシタ３はトレンチ
１０から形成されている。トレンチ１０は基板
４の表面からｎ型井戸領域５、及び軽くドープ
された基板の部分８を貫通して基板４の濃くド
ープされたp⁺導電型の部分１１に延長される。
濃くドープされたp⁺導電型の多結晶シリコン
からなるプラグ１２はトレンチ１０中に配置さ
れ、絶縁層１３によつて基板４とは絶縁されて
いる。絶縁層１３は単一の２酸化シリコン層で
あつてもよいが、好ましくは２酸化シリコンと
窒化シリコンと２酸化シリコンとの複合層であ
る。ソース領域６とプラグ１２は物理的にも電
気的にも、濃くドープされたp⁺導電型のポリ
シリコンからなる架橋領域１４によつて接続さ
れる。尚、架橋領域１４はこのプロセス中で利
用可能であるならどのような導電物質でもよ
い。濃くドープされたn⁺導電型ポリシリコン
からなるゲート電極１５は、薄いゲート酸化膜
１６によつてソース領域６とドレイン領域７の
間のチヤネル領域から絶縁されるようにそのチ
ヤネル領域上に配置されている。ゲート電極１
５は結線１７を介してDRAMセルのアレイの
別のゲート電極WL１に接続されている。

第１図において、濃くドープされたn⁺導電
型の多結晶シリコン素子１８がプラグ１２上に
配置され、酸化膜によつてプラグ１２とは絶縁
されている。素子１８は隣接するDRAMセル
１のゲート電極への結線をなし、これにより、
デバイスの特性を一切低下させることなくトレ
ンチ・キヤパシタ３上の面積を利用することが
できるのでメモリセルの面積の大幅な低減がも
たらされる。尚、素子１８は結線１９を介して
DRAMセル１のアレイの別のゲート電極WL
２に接続される。ドレイン領域７はDRAMセ
ル１のあるアレイのビツトラインのうち１つに
接続されたすべてのDRAMセルに対してビツ
トラインの役割を果たす。また、ドレイン領域
７は結線２０を介して別のデバイスのドレイン
BLに接続されている。尚第１図では特に図示
していないが、結線２０は通常アルミニウムの
ような金属線から成つている。

第１図において、ｎ型井戸領域には、バイア
ス電圧Ｖを供給するために電源２１が接続され
ている。一方図示するように、基板４は結線２
２を介してアース電位に保たれる。また、結線
１７，２１にはパルス電圧の供給源２３，２４
がそれぞれ接続されている。これらの電源２
３，２４は電位レベルの制御によつてトレン
チ・キヤパシタ３に２進情報の書き込みを行う
作用をもつ。尚、パルス電源２３，２４の特定
の電圧についてはDRAMセル１の動作を説明
する際に言及する。

ここで次のことに注意されたい。すなわち、
トレンチ・キヤパシタ３はｎ型井戸領域５と、
軽くドープされたp^-導電型の部分８との間の
ｐ−ｎ接合を貫通しているので、その結果とし
て、得ることのできるキヤパシタンスが制限さ
れないのである。一方、従来では得ることので
きるキヤパシタンスはエピタキシヤル層の厚さ
により制限されていた。

次に第２図は、第１図に示したDRAMセル
１の平面図である。第２図のレイアウトにおい
ては、アクセス用トランジスタ２に対するトレ
ンチ・キヤパシタ３の位置関係と、隣接する
DRAMセルに対するDRAMセル１の位置関係
とが示されている。さて、基板上の占有面積を
小さく保つため、第２図では下方のDRAMセ
ル１の右側端に隣接するようにトレンチ・キヤ
パシタ３が先ず配置されている。また、上方の
DRAMセル１についても、結線１７に沿うセ
ル１の左側端に隣接するようにトレンチ・キヤ
パシタ３が配置されている。そうして、このト
レンチ・キヤパシタ３上の領域は酸化膜で被覆
されている。このように、第２図において、
WL１または結線１７は下方にあるDRAMセ
ル１のゲート電極１５に接続され上方の
DRAMセル１のトレンチ・キヤパシタ３上に
延長されている。同様にWL２は上方の
DRAMセル１のゲート電極１５に接続され下
方のDRAMセル１のトレンチ・シヤパシタ３
上に延長されている。そこで、第２図に示した
DRAMセル１の組のパターンを繰りかえすこ
とにより、基板上の占有面積の相当な低減をは
かることができる。

f2 メモリセルの製造工程 次に第３図を参照すると、同図にはｎ型井戸
領域５と、ROX領域９とトレンチ・キヤパシ
タ３とが既に形成された後の製造工程における
製造の断面図である。DRAMセル１の製造は、
ボロンをドープしたシランによりp^-導電型の
シリコンからなるエピタキシヤル層を付着する
ことにより開始される。これによりアクセス用
トランジスタ２とトレンチ・キヤパシタ３とを
形成するためのシリコン基板４の部分８が形成
される。部分８におけるドーピングレベルは２
×10¹⁵原子・cm^-3であり、一方部分１１中のド
ーピングレベルは１×10¹⁹原子・cm^-3である。

基板部分８の付着後は、基板上面に酸化層が
熱的に成長される。そして、この酸化層上には
フオトレジスト層が付着され、そのフオトレジ
スト層は、ｎ型井戸領域５を形成すべくイオン
を打ち込むための開口を形成するために、周知
の技術を用いてパターン化される。ｎ型井戸領
域５中に後退ドーピング輪郭を得るために、深
いイオン打ち込み工程のあとで浅いイオン打ち
込み工程が行われる。この深いイオン打ち込み
工程によつてｎ型井戸領域５の底付近に高導電
性領域が形成され、これにより、もしｎ型井戸
領域５が高抵抗のままでとどまつていたなら生
じたであろうところのノイズの問題が解決され
る。この場合、周知の方法により、基板４の部
分８を貫通しない程度の深さまで砒素または燐
がイオン打ち込みされる。次に、打ち込まれた
種の活性化させるために基板４がアニールされ
る。この打ち込まれたドーパントは打ち込みの
底部付近では10¹⁷原子・cm^-3の濃度であり、一
方ｎ型井戸領域５の表面では２×10¹⁶原子・cm
^-3の濃度である。その表面を熱的に酸化したあ
とは窒化層が全面に付着される。次に、フオト
レジスト層が付着され、そのフオトレジスト層
はROX領域９を形成すべき基板４の表面の部
分を露出させるべく、窒化層と酸化層の開口を
エツチングするためにパターン化される。この
とき、窒化層をエツチングするためには例え
ば、H₃PO₄のようなエツチング剤が使用され、
酸化層をエツチングするためには緩衝された
HFのようなエツチング剤が使用される。熱的
酸化工程を用いることにより、フオトレジスト
を除去した後はROX領域９が形成され、この
ROX領域９はDRAMセル１を基板４上の別の
同様のセルから分離する働きをもつ。

トレンチ１０の形成の前段階として、窒化層
上にはフオトレジストが付着され、そのフオト
レジストがパターン化される。次に基板４には
反応性イオンエツチング（RIE）工程が施さ
れ、これにより基板４のマスクされていない領
域で所望の深さまで除去される。この工程で
は、マスクされていない部分で、トレンチ１０
が形成される深さまで窒化層と酸化層と基板の
部分８，１１とが除去される。次に、トレンチ
１０の表面には、酸化層と窒化層と酸化層を交
互に重ねた層を用いて層１３が形成される。そ
の後、熱的に成長した酸化層の表面と、ROX
領域９の間の窒化層の表面と、ROX領域９の
表面にはCVD法により窒化層が付着される。
次に、基板４は熱的な酸化工程にさらされ、こ
れにより先程付着した窒化層上に存在する虞れ
のあるピン・ホール中に酸化層が熱的に成長さ
れる。この多層的な工程は、出来上がつた層の
ピン・ホールを解消されるのみでなく、濃くド
ープされたp⁺多結晶シリコンからドーパント
が拡散放出するのを防止する役目をも果たす。
というのは、窒化層が有効な拡散障壁だからで
ある。

次に、ボロンをドープしたシランからCVD
法により濃くドープした多結晶シリコンが付着
され、これによりp⁺導電型の層が形成される。
この層はトレンチ１０を充填するのに十分な深
さだけ付着される。次に、上記多結晶シリコン
層をトレンチ１０の頂部まで除去して基板４の
表面を平面化するために基板４に反応性イオン
エツチングが施される。このとき、トレンチ絶
縁層１３の形成の間に付着された窒化層と
ROX領域９の間の窒化層が、周知の光学的終
点（end−point）検出技術を用いた反応性イオ
ンエツチング（RIE）平面化工程の間にエツチ
ング停止層として働く。この時点で、DRAM
セル１は第３図の断面図に示すような構造を有
している。

第４図は、アクセス用トランジスタ２のソー
ス領域６とプラグ１２との間の絶縁層１３上に
架橋領域１４を形成するために、濃くドープさ
れた薄いp⁺導電型の層が付着されパターン化
された後の構造の断面図である。

第４図の構造は、トレンチ１０の内側上に層
１３を形成する間に形成された酸化層と窒化層
の上面に先ず窒化層２５を追加することによつ
て得られる。次に層１６，２５がフオトレジス
ト層で被覆される。そして、フオトレジスト層
は周知の方法によりパターン化されて現像さ
れ、これにより窒化層２５の一部が露出され
る。次に、反応性イオンエツチングを用いて窒
化層２５と酸化層１６の一部が除去され、これ
によりソース領域６の一部を形成すべき基板の
箇所と、プラグ１２の上面と、ROX領域９と
が露出される。次に、濃くドープされたp⁺導
電型の多結晶シリコンからなる薄い層がボロン
をドープしたシランにより付着されて周知のフ
オトリソグラフイツク及びエツチング技術を用
いてパターン化され、これにより、絶縁層１３
の一部により互いに離隔されたソース領域６と
プラグ１２の上面との結線をはかるための架橋
領域１４が形成される。この多結晶層のパター
ン化により基板４の表面の一部が露出される。
そこで、周知のイオン打ち込み技術を用いて基
板４の露出部分中にきわめて浅いポロンの打ち
込みが行われ、これによりソース領域６の一部
が形成される。ソース領域６の残りの部分は、
浅く打ち込まれたボロンを活動化するためのア
ニール工程の間に架橋領域１４からドーパント
を拡散放出させることにより形成される。尚、
ソース領域６の拡散放出された部分は絶縁層１
３にぶつかり、これによりセルの面積の低減が
はかられる。

この時点で、窒化層２５をマスクとして使用
することにより酸化層が熱的に成長され、その
酸化層は基板４の露出された部分と、架橋領域
１４及びプラグ１２の残りの露出した部分を覆
う絶縁層を形成する。これと同時に、ROX領
域９がさらなる成長を受け、その領域９の厚さ
がはじめのROX成長で形成された厚さよりも
厚くなる。尚、その処理において、別のROX
成長工程と同等な工程を後でまた行うことが認
識されている。従つて、はじめのROX成長工
程はかなり薄いROX領域を形成するように限
定されている。その結果、ROX領域を介して
のトレンチ１０の反応性イオンエツチングが簡
単化され、ROXの“鳥のくちばし”の形成が
低減される。

上述した酸化層の成長のあと、湿式エツチン
グによつて窒化層２５が除去される。そして、
濃くドープされたn⁺導電型の多結晶シリコン
層が付着されて周知のフオトリソグラフイツク
及びエツチング技術を用いてパターン化され、
こうして第２図に示すような隣接するゲート電
極に接続をはかるためのゲート電極１５と素子
１８，１９とが形成される。この時点で、基板
４はボロンのイオン打ち込み工程にさらされ
る。すると、ROX領域９とゲート電極１５と
をイオン打ち込みのマスクとして基板４には自
己整合なドレイン領域７が形成される。このと
き、ドレイン領域７及びソース領域６における
ドーパント濃度はそれぞれ１×10²⁰原子・cm^-3
及び１×10¹⁹原子・cm^-3である。ドレイン領域
７へのイオン打ち込みのあと、ゲート電極１
５、素子１８及び、ドレイン領域７がイオン打
ち込みされてなる基板４の表面とを絶縁するた
めに、基板４が熱的酸化層成長工程にさらされ
る。次に、付着されたフオトレジスト層が露光
されパターン化され現像されたあとで金属結線
が付着される。上述の工程を経て出来上がつた
構造が第１図に示すとおりのものである。この
時点で、第１図には単一のDRAMセル１のみ
しか示されていないけれども、通常は複数の
DRAMセルがｎ型井戸領域５に形成され、上
述したのと同じ方法により同時に製造されるこ
とを認識されたい。さらにまた、第１図に示さ
れているのはｎ型井戸領域であるけれども、ｐ
型井戸領域も同様に使用できることも認識され
たい。その際、もちろん、ソース領域６とドレ
イン領域７と基板部分８，１１の導電型はｎ−
導電型に変更されなくてはならない。

上述したDRAMセルはエピタキシヤル
CMOS技術に適合する。また、既に述べたよ
うに、トレンチ間の突抜け電流を防止すること
によりセルの高集積密度が達成可能であるとと
もに、ソフト・エラーを低減できる。さらに、
本発明のセルにおいては蓄えられたチヤージが
ほとんど外乱を受けない。また、出来上がつた
構造は比較的平面的な表面構造を備えている。

f3 メモリセルの動作 DRAMセル１においては、パルス電圧源２
４からアクセス用トランジスタ２のドレイン７
に０または５ボルトの電圧が加えられる。それ
と同時に、アクセス用トランジスタ２を導電状
態にするためにゲート電極１５には０ボルトが
加えられる。こうして、基板４がアース電位に
保たれているので、ドレイン７に５ボルトを加
え、ゲート電極１５に０ボルトを加え、以てプ
ラグ１２を５ボルトにチヤージすることにより
キヤパシタ３には２進“１”が書き込まれる。
また、ドレイン７とゲート電極１５の双方に０
ボルトを加え電極１２をしきい電圧の絶対値と
等しい電位にチヤージさせることによりキヤパ
シタ３には２進“０”が書き込まれる。そし
て、これらの両２進状態はゲート電極１５に０
ボルトを加えるとにより読み取り可能である。

尚、上述したように、DRAMセル１につい
て第１図に示されている導電型は、本発明の技
術的範囲を逸脱することなく逆の導電型に変更
することができる。すなわち、導電型を変更し
た場合は、基板４をアース電位に保つた状態で
ドレイン７とゲート電極１５の双方に５ボルト
を加えて電極１２を、５ボルトからアクセス用
トランジスタ２のしきい値電圧を引いた値にチ
ヤージさせることによりキヤパシタ３に２進
“１”が書き込まれる。また、２進“０”は、
ドレイン７に０ボルトを加え、ゲート電極１５
に５ボルトを加えて電極１２をほぼ０ボルトに
チヤージすることによりキヤパシタ３に書き込
まれる。そして、これらの両２進状態はゲート
電極１５に５ボルトを加えることにより読み出
される。

Ｇ 発明の効果 以上のように、この発明によれば、DRAMセ
ルにおいて、濃くドープした基板をキヤパシタの
一方の電極とし、基板中に形成した縦型のトレン
チ領域内に充填された導電物質を他方の電極とし
たことにより、セルの占有面積を低減して集積密
度が高められるとともにキヤパシタの静電容量を
増大させることができる。また、構造上、セル間
の絶縁が十分に行われるので突抜け現像が防止さ
れる。

【図面の簡単な説明】

第１図は、本発明に係るダイナミツクRAMセ
ルの構造を示す図式的な断面図、第２図は、第１
図の構造の平面図、第３，４図は、第１図の構造
が形成される途中の工程を示す図式的な断面図で
ある。 ２……アクセス用FETトランジスタ、３……
トレンチ・キヤパシタ（電荷記憶手段）、４……
基板、５……井戸領域。

Claims (1)

1. 【特許請求の範囲】 １ (a) 上方部分が、下方部分よりも導電性が小
   さいようにドープされてなる第１の導電型の基
   板と、 (b) 上記基板の上方部分中に配置され、上記基板
   とは逆の第２の導電型をもつ領域と、 (c) 上記領域中に配置された少なくとも１つのア
   クセス用トランジスタと、 (d) 上記領域の表面から、上記領域及び上記上方
   部分を貫通して上記基板の上記下方部分まで延
   び、上記領域、上記基板の上記上方部分及び上
   記下方部分から電気的に分離されてなる少なく
   とも１つの記憶用キヤパシタの電極構造体とを
   具備する、 ダイナミツクRAMセル。