JPH0444868B2 - - Google Patents
Info
- Publication number
- JPH0444868B2 JPH0444868B2 JP13135084A JP13135084A JPH0444868B2 JP H0444868 B2 JPH0444868 B2 JP H0444868B2 JP 13135084 A JP13135084 A JP 13135084A JP 13135084 A JP13135084 A JP 13135084A JP H0444868 B2 JPH0444868 B2 JP H0444868B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output
- synchronization signal
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 14
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、CRT（陰極線管）デイスプレーモニ
タ等の垂直偏向に使用する垂直偏向同期回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a vertical deflection synchronization circuit used for vertical deflection of CRT (cathode ray tube) display monitors and the like.
従来例の構成とその問題点
第１図は従来の垂直偏向同期回路を示してい
る。Configuration of conventional example and its problems FIG. 1 shows a conventional vertical deflection synchronization circuit.
以下にこの従来例の構成について第１図ととも
に説明する。第１図において、１は垂直同期信号
が入力される入力端であり、この垂直同期信号の
入力端１は抵抗２を介してトランジスタ３のベー
スに接続されている。抵抗４及びコンデンサ５は
トランジスタ３のコレクタに接続され、さらに結
合コンデンサ６を介してトランジスタ７のベース
に接続されている。８は抵抗であり、この抵抗８
はトランジスタ７のベースに接続され、＋Ｖ電源
からのバイアス電流を与える。抵抗９はトランジ
スタ７のコレクタに接続され、さらに結合コンデ
ンサ１０を介してトランジスタ３のベースへ接続
される。１１はトランジスタ３のベースに接続さ
れた可変抵抗器、１２は出力端である。 The configuration of this conventional example will be explained below with reference to FIG. 1. In FIG. 1, reference numeral 1 denotes an input terminal to which a vertical synchronizing signal is input, and this vertical synchronizing signal input terminal 1 is connected to the base of a transistor 3 via a resistor 2. A resistor 4 and a capacitor 5 are connected to the collector of the transistor 3 and further connected to the base of the transistor 7 via a coupling capacitor 6. 8 is a resistance, and this resistance 8
is connected to the base of transistor 7 and provides a bias current from the +V power supply. A resistor 9 is connected to the collector of the transistor 7 and further connected to the base of the transistor 3 via a coupling capacitor 10. 11 is a variable resistor connected to the base of the transistor 3, and 12 is an output terminal.
次に上記例の動作について説明する。第１図に
おいて、トランジスタ３と７は結合コンデンサ１
０，６で互いに接続されており、マルチバイブレ
ータを形成している。鋸歯状波はトランジスタ３
のコレクタから得られ、トランジスタ７はこれを
増巾させる働きをもつ。一般的にはトランジスタ
７は垂直偏向出力段と考えてよい。可変抵抗器１
１はトランジスタ３のバイアス点を決めるもので
あり、同時にトランジスタ３，７で構成されるマ
ルチバイブレータの発振周波数を決めるものであ
る。この発振周波数を、入力端１に入る垂直同期
信号よりわずかに長い値に調整し、同期信号が入
つた場合には、この信号によつてトランジスタ３
のベース電位をあげ、マルチバイブレータの発振
を行い、いわゆる同期状態が得られる。 Next, the operation of the above example will be explained. In Figure 1, transistors 3 and 7 are connected to coupling capacitor 1
0 and 6 are connected to each other to form a multivibrator. Sawtooth wave is transistor 3
The transistor 7 has the function of amplifying this. In general, transistor 7 can be considered as a vertical deflection output stage. Variable resistor 1
1 determines the bias point of the transistor 3, and at the same time determines the oscillation frequency of the multivibrator constituted by the transistors 3 and 7. This oscillation frequency is adjusted to a value slightly longer than the vertical synchronizing signal input to input terminal 1, and when the synchronizing signal is input, this signal causes the transistor 3 to
By raising the base potential of the multivibrator, the multivibrator oscillates, and a so-called synchronous state is obtained.
しかしながら、上記従来例は帰還回路により発
振させ、またトランジスタのベース電圧変化で同
期、非同期を検出するため、温度、素子のバラツ
キ等の影響を受けやすい欠点があつた。 However, the conventional example described above has the disadvantage that it is easily affected by temperature, element variations, etc. because it causes oscillation by a feedback circuit and detects synchronization or asynchronization by changes in the base voltage of the transistor.
発明の目的
本発明は上記従来例の欠点を除去するものであ
り、温度、素子のバラツキ等の影響を受けること
なく、垂直同期信号の有無の判定を精度よく行う
ことを目的とするものである。Purpose of the Invention The present invention eliminates the drawbacks of the conventional example described above, and aims to accurately determine the presence or absence of a vertical synchronization signal without being affected by temperature, element variations, etc. .
発明の構成
本発明は、上記目的を達成するために、タイマ
ー回路をもうけ、この出力信号がある一定期間以
上経ても存在しない場合、これを検知し同時に疑
似的な鋸歯状波を発生させるための駆動パルスを
供給するものである。Structure of the Invention In order to achieve the above object, the present invention includes a timer circuit, and detects when this output signal does not exist after a certain period of time and simultaneously generates a pseudo sawtooth wave. It supplies driving pulses.
実施例の説明
以下に本発明の一実施例の構成について図面と
ともに説明する。DESCRIPTION OF EMBODIMENTS The configuration of an embodiment of the present invention will be described below with reference to the drawings.
第２図において、１３は垂直同期信号の入力端
であり、この入力端１３に印加された信号はゲー
ト回路１４を通じてタイマー回路１５へ入力され
る。タイマ回路１５の出力は抵抗１６を通じてト
ランジスタ１７のベーに入る。トランジスタ１７
のコレクタは鋸歯状波を発生せしめるチヤージコ
ンデンサ１８と定電流源１９に接続される。２０
は鋸歯状波信号の出力端である。また、タイマ回
路１５の出力は抵抗２１，２２を通して、トラン
ジスタ２３に印加される。トランジスタ２３のコ
レクタにはタイミング抵抗２４及びコンデンサ２
５が接続されており、また抵抗２４及びコレクタ
の接続点はインバータ２６に接続されている。イ
ンバータ２６の出力端はゲート回路１４の他方の
入力端へ接続されている。 In FIG. 2, 13 is an input terminal for a vertical synchronizing signal, and the signal applied to this input terminal 13 is inputted to a timer circuit 15 through a gate circuit 14. The output of timer circuit 15 enters the base of transistor 17 through resistor 16. transistor 17
The collector of is connected to a charge capacitor 18 and a constant current source 19 which generate a sawtooth wave. 20
is the output end of the sawtooth signal. Further, the output of the timer circuit 15 is applied to a transistor 23 through resistors 21 and 22. A timing resistor 24 and a capacitor 2 are connected to the collector of the transistor 23.
5 is connected, and the connection point between the resistor 24 and the collector is connected to an inverter 26. The output terminal of the inverter 26 is connected to the other input terminal of the gate circuit 14.
次に上記実施例の動作について説明する。第３
図Ａの様に垂直同期信号が入力されると、タイマ
ー回路１５からは同期信号の立ち上がりを基点と
して一定時間巾T1を有するパルス（第３図Ｂ）
を出力する。このパルスの時間巾T1はタイマー
回路１５の抵抗２７、コンデンサ２８によつて定
まる。このパルスＢによつてトランジスタ１７を
ON−OFFし、ON時にはコンデンサ１８のデイ
スチヤージ電流及び定電流源１９の電流を吸収す
る。OFF時には、定電流源１９の電流がコン
デンサ１８をチヤージされ、出力端２０に鋸歯状
波（第３図Ｃ）が得られる。鋸歯状波の波高値を
VPとすると、
Ｉ＝CVP／T2
なる関係が成立する。又、T1は垂直偏向の帰線
期間に相当している。 Next, the operation of the above embodiment will be explained. Third
When the vertical synchronization signal is input as shown in Figure A, the timer circuit 15 outputs a pulse having a fixed time width T 1 with the rising edge of the synchronization signal as the starting point (Figure 3B).
Output. The time width T 1 of this pulse is determined by the resistor 27 and capacitor 28 of the timer circuit 15. This pulse B causes the transistor 17 to
It turns on and off, and when on, it absorbs the discharge current of the capacitor 18 and the current of the constant current source 19. When the constant current source 19 is turned off, the current from the constant current source 19 charges the capacitor 18, and a sawtooth wave (FIG. 3C) is obtained at the output terminal 20. The peak value of the sawtooth wave
When V P is assumed, the relationship I=CV P /T 2 holds true. Further, T 1 corresponds to the retrace period of vertical deflection.
ゲート回路１４の同期信号が接続されていない
他端においては、タイマー回路１５が同期信号と
一致する一定周期のパルスを出力するかぎりにお
いて、第３図Ｃの様にトランジスタ２３のコレク
タがLOWレベルになる様（すなわちインバータ
２６のスレツシユホールド電位をこえない値）抵
抗２４、コンデンサ２５の時定数を定めることに
よつて、インバータ２６の出力をHighレベルと
し垂直同期信号を通過させることができる。 At the other end of the gate circuit 14 to which the synchronization signal is not connected, as long as the timer circuit 15 outputs a pulse with a constant period that matches the synchronization signal, the collector of the transistor 23 goes to the LOW level as shown in FIG. 3C. By setting the time constants of the resistor 24 and the capacitor 25 such that the output voltage becomes high (ie, a value that does not exceed the threshold potential of the inverter 26), the output of the inverter 26 can be set to a high level and the vertical synchronizing signal can be passed.
一方、同期信号の存在しない場合タイマー回路
１５からはパルスが出力されず、Lowレベルを
維持する。この時、トランジスタ２３はOFF状
態となり、コレクタ電圧は、
VC＝Ｖ（ｉ−l-t/〓） ：τ＝CT2×RT2
で上昇していく。ここでインバータ２６のスレツ
シユホールドレベルをVTHとすると、
Ｖ（１−l-T 2 /〓）＜VTH＝Ｖ（１−l-T 3 /〓）
なる関係を保つ様抵抗２４、コンデンサ２５を選
ぶと、垂直同期信号が存在しない事をT2がT3ま
でのびる事で検知することが可能となる。同時
に、T3経過後ただちにインバータ２６の出力
（第３図Ｂ）はLOwレベルとなり、ゲート回路１
４に入力され、あたかも垂直同期信号が入つたか
の様相となつてタイマー回路１５は時間巾T1の
正方向パルスを発生せしめる。垂直同期信号の存
在しないかぎり（T1＋T3）なる周期で第３図Ｄ
に示すパルスはくりかえされ、垂直偏向用の鋸歯
状波信号が発生しつづけることができる。 On the other hand, if there is no synchronization signal, the timer circuit 15 does not output a pulse and maintains a low level. At this time, the transistor 23 becomes OFF, and the collector voltage increases as follows: V C =V(i-l -t/ 〓) : τ=C T2 ×R T2 . Here, if the threshold level of the inverter 26 is V TH , then the resistor 24 and capacitor are set so as to maintain the following relationship: V (1-l - T 2 / 〓) < V TH = V ( 1 - l - T 3 / 〓) If 25 is selected, the absence of a vertical synchronization signal can be detected by extending T 2 to T 3 . At the same time, immediately after T 3 has elapsed, the output of the inverter 26 (Fig. 3B) becomes LOW level, and the gate circuit 1
4, and the timer circuit 15 generates a positive pulse of time width T1 as if a vertical synchronizing signal had been input. As long as there is no vertical synchronization signal, the period shown in Fig. 3D is (T 1 + T 3 ).
The pulses shown in can be repeated to continue generating a sawtooth signal for vertical deflection.
発明の効果
本発明は上記の様な構成であり、以下に示す様
な効果が得られるものである。Effects of the Invention The present invention has the above-described configuration, and provides the following effects.
(a) 温度、素子のバラツキ等の影響を受けること
なく、垂直同期信号の有無の判定ができる。(a) The presence or absence of a vertical synchronization signal can be determined without being affected by temperature, element variations, etc.
(b) 垂直同期信号の有無を、パルスの時間巾で直
接的に行うため確実な判定が可能となる。(b) Since the presence or absence of a vertical synchronization signal is directly determined by the time width of the pulse, reliable determination is possible.
(c) 垂直同期信号が存在しない場合でも垂直偏向
が可能であり、一点あるいは、一水平線上で輝
点輝線状態を示す事はなく、したがつてCRT
を焼く確率も激減する。(c) Vertical deflection is possible even in the absence of a vertical synchronization signal, and the CRT does not exhibit a bright spot bright line condition at one point or on one horizontal line.
The probability of burning is also drastically reduced.
第１図は従来の垂直偏向同期回路の電気回路
図、第２図は本発明の一実施例における垂直偏向
同期回路の電気回路図、第３図は同回路の各部の
波形を示す図である。
１３…入力端、１４…ゲート回路、１５…タイ
マ回路、１６…抵抗、１７…トランジスタ、１８
…コンデンサ、１９…定電流源、２０…出力端、
２１，２２…抵抗、２３…トランジスタ、２４…
抵抗、２５…コンデンサ、２６…インバータ、２
７…抵抗、２８…コンデンサ。
FIG. 1 is an electric circuit diagram of a conventional vertical deflection synchronization circuit, FIG. 2 is an electric circuit diagram of a vertical deflection synchronization circuit according to an embodiment of the present invention, and FIG. 3 is a diagram showing waveforms of various parts of the circuit. . 13...Input terminal, 14...Gate circuit, 15...Timer circuit, 16...Resistor, 17...Transistor, 18
... Capacitor, 19... Constant current source, 20... Output end,
21, 22...Resistor, 23...Transistor, 24...
Resistor, 25... Capacitor, 26... Inverter, 2
7...Resistor, 28...Capacitor.
Claims (1)
がり部分から一定時間幅を有するパルスを発生す
るタイマー回路と、このタイマー回路の出力によ
りスイツチングされる第１のトランジスタと、こ
の第１のトランジスタにより制御されて垂直偏向
用鋸歯状波を発生する積分回路と、上記タイマー
回路の出力によりスイツチングされる第２のトラ
ンジスタにより制御され、鋸歯状波を発生する信
号発生回路と、この信号発生回路の出力が印加さ
れるインバータと、このインバータの出力および
上記垂直同期信号が印加されるゲート回路とを有
し、このゲート回路の出力を上記タイマー回路に
印加することを特徴とする垂直偏向同期回路。1. A timer circuit that generates a pulse having a fixed time width from the rising or falling portion of a vertical synchronization signal, a first transistor that is switched by the output of this timer circuit, and a vertical synchronization signal controlled by this first transistor. An integrating circuit that generates a sawtooth wave for deflection, a signal generation circuit that generates a sawtooth wave that is controlled by a second transistor that is switched by the output of the timer circuit, and the output of this signal generation circuit is applied. A vertical deflection synchronization circuit comprising an inverter and a gate circuit to which the output of the inverter and the vertical synchronization signal are applied, and the output of the gate circuit is applied to the timer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131350A JPS6110367A (en) | 1984-06-26 | 1984-06-26 | Vertical deflection synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131350A JPS6110367A (en) | 1984-06-26 | 1984-06-26 | Vertical deflection synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6110367A JPS6110367A (en) | 1986-01-17 |
| JPH0444868B2 true JPH0444868B2 (en) | 1992-07-23 |
Family
ID=15055875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131350A Granted JPS6110367A (en) | 1984-06-26 | 1984-06-26 | Vertical deflection synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110367A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2086833C (en) * | 1990-07-09 | 1998-06-30 | Glenn Carl Waehner | Synchronization of television vertical deflection system |
-
1984
- 1984-06-26 JP JP59131350A patent/JPS6110367A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110367A (en) | 1986-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0372783A (en) | Sine wave deflection circuit | |
| JP2731577B2 (en) | Progressive starting circuit for switching power supply | |
| JPH0444868B2 (en) | ||
| US3659115A (en) | Linear sweep circuit | |
| JPS6141338Y2 (en) | ||
| KR920004562B1 (en) | Phase adjustment circuit | |
| JPS63144662A (en) | Parabola periodical signal generator | |
| US4126815A (en) | Delayed kinescope blanking pulse generator | |
| JPS6318207Y2 (en) | ||
| US5889421A (en) | Device for detecting the locking of an automatic gain control circuit | |
| CN1041877C (en) | monostable multivibrator | |
| US4334174A (en) | Sawtooth waveform generation for a television receiver | |
| US4215295A (en) | Deflection circuit for a picture tube | |
| JPS6141337Y2 (en) | ||
| JPS5938781Y2 (en) | horizontal drive circuit | |
| SU1169132A1 (en) | Generator of r.f.pulses | |
| KR790000847B1 (en) | Vertical deflection circuit | |
| JPS5912826Y2 (en) | oscillator | |
| JP3011392B2 (en) | Pendulum drive circuit | |
| KR900004806Y1 (en) | Anti-overheating highvoltage stabilization circuit | |
| JP3128394B2 (en) | Oscillator circuit | |
| JP2521055B2 (en) | Horizontal deflection circuit | |
| JPH0422604Y2 (en) | ||
| JPH0628854Y2 (en) | Circuit that sends a sawtooth current to the load | |
| JP2940758B2 (en) | Clamp circuit |