JPH0445579A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0445579A JPH0445579A JP2154621A JP15462190A JPH0445579A JP H0445579 A JPH0445579 A JP H0445579A JP 2154621 A JP2154621 A JP 2154621A JP 15462190 A JP15462190 A JP 15462190A JP H0445579 A JPH0445579 A JP H0445579A
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- semiconductor
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- H10D84/01—Manufacture or treatment
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- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
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- H10W10/01—Manufacture or treatment
- H10W10/021—Manufacture or treatment of air gaps
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/20—Air gaps
Landscapes
- Thyristors (AREA)
- Element Separation (AREA)
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は複合形半導体装置とその製造方法１こ関する
もので、特に、素子間の抵抗分離に用０られる溝構造の
改良に関する。
もので、特に、素子間の抵抗分離に用０られる溝構造の
改良に関する。
第９図は、従来の逆導通ゲートターンオフサイリスタ（
逆導通ＧＴＯ）１００の素子分離領域付近の構造を示す
部分断面図であり、この第９図Ｃよ、第１０図に平面図
として示した逆導通ＧＴＯ１００の部分１００ａをＩＸ
−ＩＸ線に沿って見た断面ｌこ相当する。
逆導通ＧＴＯ）１００の素子分離領域付近の構造を示す
部分断面図であり、この第９図Ｃよ、第１０図に平面図
として示した逆導通ＧＴＯ１００の部分１００ａをＩＸ
−ＩＸ線に沿って見た断面ｌこ相当する。
逆導通ＧＴＯ１００は半導体基体１１０を有しており、
この半導体基体１１０は、ｎエミツタ層１１１ （ｎＥ
）、 ｐベース層１１２（ｐＢ）、ｎベース層１１３（
ｎＢ）およびｐエミ・ツタ層］１５（ｐ ）からなるｐ
ｎｐｎ４層構造を有してＯる。第９図にはひとつのｎエ
ミ・ツタ層１１１のみが示されているが、ｐベース層１
１２上（こ４よ多数のｎエミツタ層１１１が配列形成さ
れて（する。また、ｐエミッタ層１１５の相互間にはｎ
形高不純物濃度領域１１６（ｎ”）が存在している。
この半導体基体１１０は、ｎエミツタ層１１１ （ｎＥ
）、 ｐベース層１１２（ｐＢ）、ｎベース層１１３（
ｎＢ）およびｐエミ・ツタ層］１５（ｐ ）からなるｐ
ｎｐｎ４層構造を有してＯる。第９図にはひとつのｎエ
ミ・ツタ層１１１のみが示されているが、ｐベース層１
１２上（こ４よ多数のｎエミツタ層１１１が配列形成さ
れて（する。また、ｐエミッタ層１１５の相互間にはｎ
形高不純物濃度領域１１６（ｎ”）が存在している。
この半導体基体１１０は、その中にＧＴＯとダイオード
とを逆並列に組込んだ構造となっている。
とを逆並列に組込んだ構造となっている。
領域ＧＲはＧＴＯ領域であって、カソード電極層１２２
（Ｋ）、ゲート電極層１２３（Ｇ）およびアノード電極
層１２４（Ａ）を介して外部回路と接続される。また、
領域ＤＲはダイオード領域であり、電極層１２１がダイ
オードのアノード電極として用いられるとともに、電極
層１２４がそのダイオードのカソード電極としても機能
すφ。電極層１２１はカソード電極層１２２と電気的に
接続されている。
（Ｋ）、ゲート電極層１２３（Ｇ）およびアノード電極
層１２４（Ａ）を介して外部回路と接続される。また、
領域ＤＲはダイオード領域であり、電極層１２１がダイ
オードのアノード電極として用いられるとともに、電極
層１２４がそのダイオードのカソード電極としても機能
すφ。電極層１２１はカソード電極層１２２と電気的に
接続されている。
ＧＴＯ領域ＧＲとダイオード領域ＤＲとの間には素子分
離領域ＳＲが設けられている。この素子分離領域ＳＲに
は、分離溝１３１を有する素子分離構造１３０が形成さ
れている。分離溝１３１はｐベース層１１２を選択的に
エツチングして形成されており、その側壁１３２，１３
３の下方にはオーバーエッチ部１３４，１３５が存在し
ている。
離領域ＳＲが設けられている。この素子分離領域ＳＲに
は、分離溝１３１を有する素子分離構造１３０が形成さ
れている。分離溝１３１はｐベース層１１２を選択的に
エツチングして形成されており、その側壁１３２，１３
３の下方にはオーバーエッチ部１３４，１３５が存在し
ている。
また、ｎベース層１１３のうち分離溝１３１の下方に存
在する部分に−は、選択的にｐ 分離層１１４が形成さ
れている。
在する部分に−は、選択的にｐ 分離層１１４が形成さ
れている。
ｐベース層１１２のうち分離溝１３１の底部に存在する
ｐ領域１１２Ｃは、そのシート抵抗によって、９層１１
２をＧＴＯ領域ＧＲ内の部分１１２ａとダイオード領域
ＤＲ内の部分１１２ｂとに抵抗分離する機能を有してい
る。すなわち、ｐ領域１１２Ｃのシート抵抗による分離
抵抗は電極層１２１．１２３の間に等測的に介挿される
ことになるため、ｐ領域１１２Ｃを介したゲート・カソ
ード間のもれ電流を低下させることができる。
ｐ領域１１２Ｃは、そのシート抵抗によって、９層１１
２をＧＴＯ領域ＧＲ内の部分１１２ａとダイオード領域
ＤＲ内の部分１１２ｂとに抵抗分離する機能を有してい
る。すなわち、ｐ領域１１２Ｃのシート抵抗による分離
抵抗は電極層１２１．１２３の間に等測的に介挿される
ことになるため、ｐ領域１１２Ｃを介したゲート・カソ
ード間のもれ電流を低下させることができる。
第１１図は、分離溝１３１の拡大図である。
般に拡散条件などが同一の場合には、ｐ領域１１２Ｃに
おけるシート抵抗はこのｐ領域１１２Ｃの厚さに依存す
る。このｐ領域１１２Ｃの厚さは分離溝１３１の底面１
３６の中央部分とオーバーエッチ部１３４，１３５とで
は異なるが、オーバーエッチ部１３４．１３５のそれぞ
れの幅Ｗａは分離溝１３１の全幅Ｗよりもかなり小さい
。したがって、実質的に領域１１２Ｃによる逆導通ＧＴ
Ｏ１００の分離抵抗は、分離溝１３１の底面１３６の中
央部分におけるｐ領域１１２Ｃの厚さＤ によって定ま
る。そして、この厚さＤ が小さいはど分離能力が高く
なる。
おけるシート抵抗はこのｐ領域１１２Ｃの厚さに依存す
る。このｐ領域１１２Ｃの厚さは分離溝１３１の底面１
３６の中央部分とオーバーエッチ部１３４，１３５とで
は異なるが、オーバーエッチ部１３４．１３５のそれぞ
れの幅Ｗａは分離溝１３１の全幅Ｗよりもかなり小さい
。したがって、実質的に領域１１２Ｃによる逆導通ＧＴ
Ｏ１００の分離抵抗は、分離溝１３１の底面１３６の中
央部分におけるｐ領域１１２Ｃの厚さＤ によって定ま
る。そして、この厚さＤ が小さいはど分離能力が高く
なる。
一方、ＧＴＯ領域ＧＲに順方向電圧を印加した場合には
９層１１２内に空乏層が伸びる。第９図中に破線で囲ん
だオーバーエッチ部１３４付近についてのこのような空
乏層の伸びが第１２図に模式的に示されている。順方向
印加電圧が上昇すると空乏層１４０の伸び量が増大し、
その上端１４１がオーバーエッチ部１３４に近づいて分
離溝１３１へと露出する。すると、オーバーエッチ部１
３４の上に付着しているイオンなどの影響によって空乏
層１４０の上端に局所的な電界集中が生じ、逆導通ＧＴ
Ｏ１００にブレークダウンが生ずることがある。このた
め、逆導通ＧＴＯ１００の順方向耐圧を向上させるには
、オーバーエッチ部１３４．１３５の最深部におけるｐ
領域１１２ｃの厚さＤｂ （第１１図）は大きい方がよ
いことになる。
９層１１２内に空乏層が伸びる。第９図中に破線で囲ん
だオーバーエッチ部１３４付近についてのこのような空
乏層の伸びが第１２図に模式的に示されている。順方向
印加電圧が上昇すると空乏層１４０の伸び量が増大し、
その上端１４１がオーバーエッチ部１３４に近づいて分
離溝１３１へと露出する。すると、オーバーエッチ部１
３４の上に付着しているイオンなどの影響によって空乏
層１４０の上端に局所的な電界集中が生じ、逆導通ＧＴ
Ｏ１００にブレークダウンが生ずることがある。このた
め、逆導通ＧＴＯ１００の順方向耐圧を向上させるには
、オーバーエッチ部１３４．１３５の最深部におけるｐ
領域１１２ｃの厚さＤｂ （第１１図）は大きい方がよ
いことになる。
ところが、従来の逆導通ＧＴＯ１００ではＤｂくＤ の
関係があるため、厚さＤ５を太きくしようとすると必然
的に中央部分の厚さＤ も大きくなってしまう。すなわ
ち、分離抵抗と順方向耐圧との間にはトレードオフが存
在し、双方を同時に向上させることは困難である。第１
３図はこのような状況を例示するグラフであって、分離
抵抗が約７０Ωを超えると順方向耐圧が低下し始めるこ
とがわかる。なお、第１３図中の破線はｐＢ ”Ｂ接合
の耐圧の理論値を示している。
関係があるため、厚さＤ５を太きくしようとすると必然
的に中央部分の厚さＤ も大きくなってしまう。すなわ
ち、分離抵抗と順方向耐圧との間にはトレードオフが存
在し、双方を同時に向上させることは困難である。第１
３図はこのような状況を例示するグラフであって、分離
抵抗が約７０Ωを超えると順方向耐圧が低下し始めるこ
とがわかる。なお、第１３図中の破線はｐＢ ”Ｂ接合
の耐圧の理論値を示している。
この発明は従来技術における上記の問題を解決すること
を意図しており、分離抵抗と耐圧との双方を高めること
ができる複合形半導体装置とその製造方法とを提供する
ことを目的とする。
を意図しており、分離抵抗と耐圧との双方を高めること
ができる複合形半導体装置とその製造方法とを提供する
ことを目的とする。
この発明の複合形半導体装置は、上記目的を達成するた
め、（ａ） 半導体基体の第１の領域に形成された第
１の半導体素子構造と、（ｂ） 前記半導体基体の主
面に平行な方向において前記第１の半導体素子構造から
離れて形成された第２の半導体素子構造と、（ｃ）
前記第１と第２の半導体素子構造の間に設けられた素子
分離構造とを備え、前記素子分離構造は、前記主面上に
形成され、かつその中心に向ってステップ的に順次に深
くなる多段溝を有する。
め、（ａ） 半導体基体の第１の領域に形成された第
１の半導体素子構造と、（ｂ） 前記半導体基体の主
面に平行な方向において前記第１の半導体素子構造から
離れて形成された第２の半導体素子構造と、（ｃ）
前記第１と第２の半導体素子構造の間に設けられた素子
分離構造とを備え、前記素子分離構造は、前記主面上に
形成され、かつその中心に向ってステップ的に順次に深
くなる多段溝を有する。
好ましくは、前記多段溝の内壁部分におけるステップ構
造の幅は、前記多段溝の全幅の１０％以上とする。
造の幅は、前記多段溝の全幅の１０％以上とする。
また、この発明の複合形半導体装置の製造方法は、（ａ
） 主面上の所定のエリアをはさんで前記主面に平行
な方向に配列された第１と第２の半導体素子構造を半導
体基体に形成する工程と、（ｂ）前記半導体基体の前記
主面のうち前記エリア内に存在する部分を選択的にエツ
チングすることにより、所定の幅を有する溝を前記エリ
ア内に形成する工程と、（ｃ） 前記半導体基体の前
記主面のうち前記溝を含みかつ前記溝よりも広い範囲を
選択的にエツチングすることにより、中心に向ってステ
ップ的に順次に深くなる多段溝を形成する工程とを備え
る。
） 主面上の所定のエリアをはさんで前記主面に平行
な方向に配列された第１と第２の半導体素子構造を半導
体基体に形成する工程と、（ｂ）前記半導体基体の前記
主面のうち前記エリア内に存在する部分を選択的にエツ
チングすることにより、所定の幅を有する溝を前記エリ
ア内に形成する工程と、（ｃ） 前記半導体基体の前
記主面のうち前記溝を含みかつ前記溝よりも広い範囲を
選択的にエツチングすることにより、中心に向ってステ
ップ的に順次に深くなる多段溝を形成する工程とを備え
る。
この製造方法において、前記工程（ｃ）が、前記多段溝
の内壁部分に、前記多段溝の全幅の１０％以上の幅を持
つステップ構造が形成されるように前記半導体基体の前
記主面を選択的にエッチンーグする工程を有することが
好ましい。
の内壁部分に、前記多段溝の全幅の１０％以上の幅を持
つステップ構造が形成されるように前記半導体基体の前
記主面を選択的にエッチンーグする工程を有することが
好ましい。
この発明の半導体装置においては、中心に向ってステッ
プ的に順次に深くなる多段溝を用いて素子間の抵抗分離
が行われている。多段溝においては、その最端部の深さ
をあまり深くすることなしに、中央部の深さを深くする
ことができる。このため、耐圧を減少させることなしに
分離抵抗を増大させることができる。特に、多段溝の内
壁部分のステップ構造の幅を多段溝の全幅の１０％以上
とすることにより、多段溝の最端部付近の局所的形状に
影響されずに中央部分の深さを十分に深くすることがで
きる。
プ的に順次に深くなる多段溝を用いて素子間の抵抗分離
が行われている。多段溝においては、その最端部の深さ
をあまり深くすることなしに、中央部の深さを深くする
ことができる。このため、耐圧を減少させることなしに
分離抵抗を増大させることができる。特に、多段溝の内
壁部分のステップ構造の幅を多段溝の全幅の１０％以上
とすることにより、多段溝の最端部付近の局所的形状に
影響されずに中央部分の深さを十分に深くすることがで
きる。
また、この発明の製造方法では上記、多段溝をエツチン
グの繰返しによって得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに、多段溝の中央部分の深さ
を深くすることができる。
グの繰返しによって得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに、多段溝の中央部分の深さ
を深くすることができる。
＜Ａ、デバイス構造〉
第１図はこの発明の一実施例である逆導通ＧＴ０１の部
分断面図であり、この第１図は第２Ｂ図に平面図として
示す逆導通ＧＴＯ１の部分１ａをＩ−Ｉ線に沿って見た
断面に相当する。また、この逆導通ＧＴＯ１は、第２Ａ
図に示すようにＧＴＯとダイオードとの逆並列接続に相
当する。
分断面図であり、この第１図は第２Ｂ図に平面図として
示す逆導通ＧＴＯ１の部分１ａをＩ−Ｉ線に沿って見た
断面に相当する。また、この逆導通ＧＴＯ１は、第２Ａ
図に示すようにＧＴＯとダイオードとの逆並列接続に相
当する。
第１図に示すように逆導通ＧＴＯ１は半導体基体１０を
備えている。半導体基体１ｏにおいてはｎベース層１３
（ｎ Ｂ）の上にｐベース層１２（ｐｎ ）が形成さ
れている。ｐベース層１２の上には選択的にｎエミツタ
層１１が設けられている。
備えている。半導体基体１ｏにおいてはｎベース層１３
（ｎ Ｂ）の上にｐベース層１２（ｐｎ ）が形成さ
れている。ｐベース層１２の上には選択的にｎエミツタ
層１１が設けられている。
第１図中にはひとつのｎエミツタ層１１のみが示されて
いるが、半導体基体１ｏ上には多数のエミツタ層１１が
配列している。また、ｎベース層１３の下側部分には選
択的にｎエミツタ層１５（ｐＥ）が形成されている。ｎ
エミツタ層１５の相互間にはｎ形高不純物濃度領域１６
（ｎ）が存在する。
いるが、半導体基体１ｏ上には多数のエミツタ層１１が
配列している。また、ｎベース層１３の下側部分には選
択的にｎエミツタ層１５（ｐＥ）が形成されている。ｎ
エミツタ層１５の相互間にはｎ形高不純物濃度領域１６
（ｎ）が存在する。
半導体基体１０はその主面に平行な方向に沿って配列し
た３つの領域ＧＲ，ＤＲ，ＳＲを有している。領域ＧＲ
はＧＴＯを構成し、領域ＤＲはダイオードを構成する。
た３つの領域ＧＲ，ＤＲ，ＳＲを有している。領域ＧＲ
はＧＴＯを構成し、領域ＤＲはダイオードを構成する。
領域ＳＲはこれらのＧＴＯ領域ＧＲとダイオード領域Ｄ
Ｒとの抵抗分離に用いられる素子分離領域であり、この
領域ＳＲには素子分離構造３０が設けられている。この
素子分離構造３０は、９層１２に形成した多段溝３１を
有している。この多段溝３１の全幅は側壁３２゜３３に
よって規定されており、その中心に向ってステップ的に
順次に深くなっている。したがって、多段溝３１の底面
３６の幅は、側壁３２．３３の間の距離すなわち多段溝
３１の全幅よりも狭い。
Ｒとの抵抗分離に用いられる素子分離領域であり、この
領域ＳＲには素子分離構造３０が設けられている。この
素子分離構造３０は、９層１２に形成した多段溝３１を
有している。この多段溝３１の全幅は側壁３２゜３３に
よって規定されており、その中心に向ってステップ的に
順次に深くなっている。したがって、多段溝３１の底面
３６の幅は、側壁３２．３３の間の距離すなわち多段溝
３１の全幅よりも狭い。
領域ＧＲ，ＤＲ，ＳＲによる区分に従って、９層１２は
ｐ領域１２ａ、１２ｂ、１２ｃへと区分される。また、
ｎベース層１３の下部には、この底面３６に相当する幅
を持ったｐ形高不純物濃度領域１４（ｐ”）が形成され
ている。
ｐ領域１２ａ、１２ｂ、１２ｃへと区分される。また、
ｎベース層１３の下部には、この底面３６に相当する幅
を持ったｐ形高不純物濃度領域１４（ｐ”）が形成され
ている。
半導体基体１０の下側主面上にはモリブデンからなるア
ノード電極層２４がロウ付けされている。
ノード電極層２４がロウ付けされている。
また、ｎエミツタ層１１の上にはカソード電極層２２が
設けられている。ｎエミツタ層１１が多数設けられてい
ることに対応して、カソード電極層２２も同心円状に多
数配列している（第２Ｂ図）。
設けられている。ｎエミツタ層１１が多数設けられてい
ることに対応して、カソード電極層２２も同心円状に多
数配列している（第２Ｂ図）。
また、ｐ領域１２ｂの上にはダイオードのアノード電極
層２１が形成され、カソード電極層２２と共通接続され
る。さらに、ｐ領域１２ａの上にはゲート電極２３が配
列形成されている。これらの電極層２１．２２．２３は
たとえばアルミニウムによって形成されている。
層２１が形成され、カソード電極層２２と共通接続され
る。さらに、ｐ領域１２ａの上にはゲート電極２３が配
列形成されている。これらの電極層２１．２２．２３は
たとえばアルミニウムによって形成されている。
この逆導通ＧＴＯ１の動作特性は多段溝３１の形状に依
存するが、その形状の細部は多段溝３１の形成プロセス
を通じて理解できる。そこで以下ではこの逆導通ＧＴＯ
１の製造プロセスを説明し、その後に逆導通ＧＴＯ１の
動作特性について述べる。
存するが、その形状の細部は多段溝３１の形成プロセス
を通じて理解できる。そこで以下ではこの逆導通ＧＴＯ
１の製造プロセスを説明し、その後に逆導通ＧＴＯ１の
動作特性について述べる。
＜Ｂ、製造プロセス〉
まず、第３Ａ図に示すようにｎ形半導体基板５３の上側
主面側にｎ拡散層５２を設けた構造を得る。この構造は
たとえばｎ形シリコンウェハの両生面にｐ彫工鈍物を拡
散し、下側主面側のｐ拡散層をラップオフプロセスによ
って取除くことによって得られる。
主面側にｎ拡散層５２を設けた構造を得る。この構造は
たとえばｎ形シリコンウェハの両生面にｐ彫工鈍物を拡
散し、下側主面側のｐ拡散層をラップオフプロセスによ
って取除くことによって得られる。
次に、第３Ｂ図に示すようにｎ拡散層５２の上側主面に
ｎ彫工鈍物の選択拡散を行い、ｎ拡散層５１を得る。ま
た０層５３の下側主面にｎ彫工鈍物を高濃度に拡散した
後、ｐ彫工鈍物の選択拡散を行うことによってｐ 層５
４．ｐ層５５およびｎ＋層５６を得る。０層５１は、層
５４〜５６を得た後に形成してもよい。
ｎ彫工鈍物の選択拡散を行い、ｎ拡散層５１を得る。ま
た０層５３の下側主面にｎ彫工鈍物を高濃度に拡散した
後、ｐ彫工鈍物の選択拡散を行うことによってｐ 層５
４．ｐ層５５およびｎ＋層５６を得る。０層５１は、層
５４〜５６を得た後に形成してもよい。
次のステップｌ！３Ｃ図）では、ｎ拡散層５２の上面を
選択的にエツチングして浅い凹部５２ａ。
選択的にエツチングして浅い凹部５２ａ。
５２ｂを形成する。また、この凹部５２ａ、５２ｂとｎ
拡散層５１の側部を含むエリアがさらに選択的にエツチ
ングされ、ｎ拡散層５１がメサ形とされる（第３Ｄ図）
。
拡散層５１の側部を含むエリアがさらに選択的にエツチ
ングされ、ｎ拡散層５１がメサ形とされる（第３Ｄ図）
。
次のステップ（第３Ｅ図）では第３Ｄ図の構造の上面全
面にシリコン酸化膜６１を形成し、写真製版プロセスを
用いてこの酸化膜６１をバターニングする。パターニン
グされた後の酸化膜６１は、素子分離領域ＳＲとなるべ
きエリアＡＲの中央部分に窓６２を有している。この窓
６２の幅はエリアＡＲの幅より小さい。そして、この酸
化膜６１をマスクとしてｐ層５２を選択的にエツチング
することにより比較的浅い溝４１を形成する。この溝４
１の深さは形成すべき多段溝の深さの約１５％以上が好
ましい（数値例は後述する）。このエツチングは弗酸と
硝酸との混合液、またはこれらに酢酸を添加したエッチ
ャントを用いて行う。このウェットエツチングを以下で
は「第１回エツチング」と呼ぶ。この第１回エツチング
によって溝４１の両端にはオーバーエッチ部４２が形成
されるが、満４１を浅く形成するため、そのオーバーエ
ッチ量もわずかである。
面にシリコン酸化膜６１を形成し、写真製版プロセスを
用いてこの酸化膜６１をバターニングする。パターニン
グされた後の酸化膜６１は、素子分離領域ＳＲとなるべ
きエリアＡＲの中央部分に窓６２を有している。この窓
６２の幅はエリアＡＲの幅より小さい。そして、この酸
化膜６１をマスクとしてｐ層５２を選択的にエツチング
することにより比較的浅い溝４１を形成する。この溝４
１の深さは形成すべき多段溝の深さの約１５％以上が好
ましい（数値例は後述する）。このエツチングは弗酸と
硝酸との混合液、またはこれらに酢酸を添加したエッチ
ャントを用いて行う。このウェットエツチングを以下で
は「第１回エツチング」と呼ぶ。この第１回エツチング
によって溝４１の両端にはオーバーエッチ部４２が形成
されるが、満４１を浅く形成するため、そのオーバーエ
ッチ量もわずかである。
酸化膜６１を除去した後、上面全面に新たなシリコン酸
化膜６３（第３Ｆ図）を形成する。写真製版プロセスを
用いてこの酸化膜６３を選択的に除去し、それによって
この酸化膜６３をバタ一二ングする。パターニングされ
た後の酸化膜６３はエリアＡＲの幅と実質的に同一の幅
の窓６４を有している。第３Ｅ図の酸化膜６１を比較的
厚く形成した場合には、酸化膜６１を選択的に取除いで
酸化膜６３を得てもよい。
化膜６３（第３Ｆ図）を形成する。写真製版プロセスを
用いてこの酸化膜６３を選択的に除去し、それによって
この酸化膜６３をバタ一二ングする。パターニングされ
た後の酸化膜６３はエリアＡＲの幅と実質的に同一の幅
の窓６４を有している。第３Ｅ図の酸化膜６１を比較的
厚く形成した場合には、酸化膜６１を選択的に取除いで
酸化膜６３を得てもよい。
次に、酸化膜６３をマスクとし、上記と同様のエッチャ
ントを用いて９層５２の上面を選択的にエツチング（第
２回エツチング）する。この第２回エツチングによって
溝４１の深さが全体的に深くなるほか、この溝４１の外
側に位置する９層５２の部分も除去される。その結果、
両端にステップ構造３４．３５を有する多段溝３１が得
られる。
ントを用いて９層５２の上面を選択的にエツチング（第
２回エツチング）する。この第２回エツチングによって
溝４１の深さが全体的に深くなるほか、この溝４１の外
側に位置する９層５２の部分も除去される。その結果、
両端にステップ構造３４．３５を有する多段溝３１が得
られる。
ステップ構造３４．３５のそれぞれの端部にはオーバー
エッチ部４２．４３が存在する。このうち、オーバーエ
ッチ部４３は、第２回エツチング時に形成されたもので
ある。その後、酸化膜６３を除去し、第１図の電極層２
１〜２４を形成して逆導通ＧＴＯ１が得られる。第３Ｆ
図の層５１〜５６は、それぞれ第１図の層１１〜１６に
相当する。
エッチ部４２．４３が存在する。このうち、オーバーエ
ッチ部４３は、第２回エツチング時に形成されたもので
ある。その後、酸化膜６３を除去し、第１図の電極層２
１〜２４を形成して逆導通ＧＴＯ１が得られる。第３Ｆ
図の層５１〜５６は、それぞれ第１図の層１１〜１６に
相当する。
くＣ０詳細形状と動作特性〉
二の製造プロセスによって得られた多段溝３１の形状の
詳細は次の通りである。まず、最初の溝４１が形成され
た時点での状態を示す第４Ａ図において、この溝４１の
幅ｗ１はたとえば２．Ｏｎ−とされる。そして溝４１の
中央部分の深さＤ はおよそ１０μｍである。このよう
な溝４１の形成にあたって、のその深さとオーバーエッ
チ量Ｄ２との関係を調べてみると、 Ｄ２− ｋ−ＤＩ ・・・（１）の
関係があり、比例定数には０．１−０．１５の値となっ
ていることが確認されている。したがって、オーバーエ
ッチ量Ｄ２は約１．０〜１．５μｍである。
詳細は次の通りである。まず、最初の溝４１が形成され
た時点での状態を示す第４Ａ図において、この溝４１の
幅ｗ１はたとえば２．Ｏｎ−とされる。そして溝４１の
中央部分の深さＤ はおよそ１０μｍである。このよう
な溝４１の形成にあたって、のその深さとオーバーエッ
チ量Ｄ２との関係を調べてみると、 Ｄ２− ｋ−ＤＩ ・・・（１）の
関係があり、比例定数には０．１−０．１５の値となっ
ていることが確認されている。したがって、オーバーエ
ッチ量Ｄ２は約１．０〜１．５μｍである。
多段溝３１を形成し終った状態を示す第４Ｂ図において
、この多段溝３１の全幅Ｗはたとえば３．０■ｌとされ
る。したがって、ステップ構造３４゜３５の幅つまりス
テップ面３７．３８のそれぞれの幅Ｗ２は、 Ｗ２ｇ−（Ｗ−Ｗｌ）／２ ＝ ０．５ ｍ＋＊
−（２）となる。また、多段溝３１の深さＤ３が６
０μｍとなるようにエツチングを行う場合には、オーバ
ーエッチ部４３におけるオーバーエッチ量Ｄ４はたとえ
ば６〜９μｍとなる。このため、２層１２と０層１３と
の界面Ｊから多段溝３１の底面３６の中央部分までの距
離、すなわちｐ領域１２ｃｍの中央部分の厚さＤＡに対
して、オーバーエッチ部４２．４３のそれぞれから界面
Ｊまでの距離ＤＢ。
、この多段溝３１の全幅Ｗはたとえば３．０■ｌとされ
る。したがって、ステップ構造３４゜３５の幅つまりス
テップ面３７．３８のそれぞれの幅Ｗ２は、 Ｗ２ｇ−（Ｗ−Ｗｌ）／２ ＝ ０．５ ｍ＋＊
−（２）となる。また、多段溝３１の深さＤ３が６
０μｍとなるようにエツチングを行う場合には、オーバ
ーエッチ部４３におけるオーバーエッチ量Ｄ４はたとえ
ば６〜９μｍとなる。このため、２層１２と０層１３と
の界面Ｊから多段溝３１の底面３６の中央部分までの距
離、すなわちｐ領域１２ｃｍの中央部分の厚さＤＡに対
して、オーバーエッチ部４２．４３のそれぞれから界面
Ｊまでの距離ＤＢ。
Ｄｏは次のような関係にある。
ＤＢ−ＤＡ−Ｄ２
− ＤＡ−１，Ｏｕｒｎ −（３）ＤＣ−
ＤＡ＋ＤＩ−ＤＡ −ＤＡ＋１０μｍ−ｍ−６ｔ ｔ ＤＡ＋４μｍ ・・・（４）ただし、Ｄ
、Ｄ、ＤＡとしてそれぞれ１０μｍ。
ＤＡ＋ＤＩ−ＤＡ −ＤＡ＋１０μｍ−ｍ−６ｔ ｔ ＤＡ＋４μｍ ・・・（４）ただし、Ｄ
、Ｄ、ＤＡとしてそれぞれ１０μｍ。
１．０μｍ、６μｍの値を例として用いている。
（３）、 （４）式の関係によって次のことがわかる。
まず、 （３）式によればオーバーエッチ部４２の底部
は多段溝４１の中央部分の深さよりも深くなるが、その
差は１．０μｍ程度である。従来技術における厚さり、
Ｄｂ （第１１図）の関係は、たとえば Ｄｂ−Ｄａ ６．０ μｍ ・・・（５）と
なるため、実施例の逆導通ＧＴＯ１では多段溝３１の底
面３６はその全域にわたって実質的にフラットであり、
オーバーエッチ部４２が界面Ｊにあまり近づいていない
ことがわかる。これは、第２回エツチングにおいてはオ
ーバーエッチ部４２の形状は実質的に変わらず、第１図
エツチング時のオーバーエッチ量Ｄ２が維持されている
ためである。
は多段溝４１の中央部分の深さよりも深くなるが、その
差は１．０μｍ程度である。従来技術における厚さり、
Ｄｂ （第１１図）の関係は、たとえば Ｄｂ−Ｄａ ６．０ μｍ ・・・（５）と
なるため、実施例の逆導通ＧＴＯ１では多段溝３１の底
面３６はその全域にわたって実質的にフラットであり、
オーバーエッチ部４２が界面Ｊにあまり近づいていない
ことがわかる。これは、第２回エツチングにおいてはオ
ーバーエッチ部４２の形状は実質的に変わらず、第１図
エツチング時のオーバーエッチ量Ｄ２が維持されている
ためである。
多段溝３１の側壁３２．３３の直下に存在するオーバー
エッチ部４３は、（４）式からゎがるように底部３６よ
りもがなり上に存在する。したがって、このオーバーエ
ッチ部４３がｐｍ域１２ｃの電気的特性に与える影響は
ほとんど無視できる。
エッチ部４３は、（４）式からゎがるように底部３６よ
りもがなり上に存在する。したがって、このオーバーエ
ッチ部４３がｐｍ域１２ｃの電気的特性に与える影響は
ほとんど無視できる。
第５図はステップ構造３４の模式的拡大図である。逆導
通ＧＴＯ１に順方向電圧を印加すると２層１２と０層１
３との間の界面Ｊがら空乏層７゜が伸びるが、空乏層７
ｏの上端７１はオーバーエッチ部４２に容易には近づか
ない。したがって、厚さＤＡを小さくすることによりＧ
ＴＯとダイオードとの分離抵抗を大きくしても、空乏層
７０の上端７１が９層１２の表面に容易に露出すること
はない。その結果、分離抵抗と順方向耐圧との双方を向
上させることができる。換言すれば、分離抵抗の値を従
来と同じにしたときには順方向耐圧が著しく向上する。
通ＧＴＯ１に順方向電圧を印加すると２層１２と０層１
３との間の界面Ｊがら空乏層７゜が伸びるが、空乏層７
ｏの上端７１はオーバーエッチ部４２に容易には近づか
ない。したがって、厚さＤＡを小さくすることによりＧ
ＴＯとダイオードとの分離抵抗を大きくしても、空乏層
７０の上端７１が９層１２の表面に容易に露出すること
はない。その結果、分離抵抗と順方向耐圧との双方を向
上させることができる。換言すれば、分離抵抗の値を従
来と同じにしたときには順方向耐圧が著しく向上する。
また、順方向耐圧を従来と同じにしたときには分離抵抗
の値が著しく向上する。
の値が著しく向上する。
第６図はこのような関係を示すグラフである。
実施例の逆導通ＧＴＯＩでは分離抵抗を１００Ω近くま
で向上させても順方向耐圧は低下しない。また、順方向
耐圧が低下し始める領域でも従来例よりも高い耐圧が確
保される。
で向上させても順方向耐圧は低下しない。また、順方向
耐圧が低下し始める領域でも従来例よりも高い耐圧が確
保される。
ところで、ステップ構造３４．３５のそれぞれの幅Ｗ２
（第４Ｂ図）をあまり小さくするとオーバーエッチ部
４２．４３が部分的に重なり、その結果としてオーバー
エッチ部４２の深さが深くなってしまう。このため、こ
の幅Ｗ２をあまなり小さくしない方がよい。逆導通ＧＴ
ＯＩを形成するためのシリコンウェハとして直径１００
鰭のつエバを使用し、シリコン酸化膜をマスクとしてエ
ツチングした場合には、オーバーエッチ部４３の横方向
の幅はエツチングを行うエリアの全幅Ｗの５〜ｌＯ％で
あることが確認されている。したがってステップ構造３
４．３５の幅Ｗ２はエリアＡＲの幅つまり多段溝４１の
全幅Ｗの１０％以上であることが好ましい。この実施例
における幅Ｗ２− Ｏ，Ｓｍ園はエリア幅Ｗ−３嘗嘗の
１０％よりも大きいことは容易に確認できる。
（第４Ｂ図）をあまり小さくするとオーバーエッチ部
４２．４３が部分的に重なり、その結果としてオーバー
エッチ部４２の深さが深くなってしまう。このため、こ
の幅Ｗ２をあまなり小さくしない方がよい。逆導通ＧＴ
ＯＩを形成するためのシリコンウェハとして直径１００
鰭のつエバを使用し、シリコン酸化膜をマスクとしてエ
ツチングした場合には、オーバーエッチ部４３の横方向
の幅はエツチングを行うエリアの全幅Ｗの５〜ｌＯ％で
あることが確認されている。したがってステップ構造３
４．３５の幅Ｗ２はエリアＡＲの幅つまり多段溝４１の
全幅Ｗの１０％以上であることが好ましい。この実施例
における幅Ｗ２− Ｏ，Ｓｍ園はエリア幅Ｗ−３嘗嘗の
１０％よりも大きいことは容易に確認できる。
＜Ｄ、他の実施例〉
第７図はこの発明の他の実施例における多段溝８１を示
す。この多段溝８１の両端部にはステップ構造８２．８
３が存在し、これらのステップ構造８２．８３のそれぞ
れは２段ステップ構造となっている。このような２段ス
テップ構造はエツチング幅を順次に広げた３回のエツチ
ングによって得ることができる。このステップ構造８２
，８３の幅Ｗ２も分離溝８１の全幅Ｗの１０％以上とす
ることが好ましい。また、各ステップの個別の幅Ｗ２１
’ Ｗ２２の関係は任意であり、第８Ａ図のように幅Ｗ
２□、Ｗ２２を同一としてもよく、第８Ｂ図のように幅
Ｗ２１．Ｗ２・２が異なっていてもよい。３以上のステ
ップを有するステップ構造も利用可能である。
す。この多段溝８１の両端部にはステップ構造８２．８
３が存在し、これらのステップ構造８２．８３のそれぞ
れは２段ステップ構造となっている。このような２段ス
テップ構造はエツチング幅を順次に広げた３回のエツチ
ングによって得ることができる。このステップ構造８２
，８３の幅Ｗ２も分離溝８１の全幅Ｗの１０％以上とす
ることが好ましい。また、各ステップの個別の幅Ｗ２１
’ Ｗ２２の関係は任意であり、第８Ａ図のように幅Ｗ
２□、Ｗ２２を同一としてもよく、第８Ｂ図のように幅
Ｗ２１．Ｗ２・２が異なっていてもよい。３以上のステ
ップを有するステップ構造も利用可能である。
この発明は素子間の抵抗分離を必要とする一各種の複合
形半導体装置に適用できる。たとえばＧＴＯ以外のサイ
リスタとダイオードとの逆並列接続を含んだ装置たとえ
ば逆導通Ｇ Ａ Ｔ Ｔ （Ｇａｔｅ Ａｓｓ。
形半導体装置に適用できる。たとえばＧＴＯ以外のサイ
リスタとダイオードとの逆並列接続を含んだ装置たとえ
ば逆導通Ｇ Ａ Ｔ Ｔ （Ｇａｔｅ Ａｓｓ。
ｃｌａｔｅｄ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｅｒ
）や、メインサイリスタと補助サイリスタとを有する光
サイリスタがその例である。
）や、メインサイリスタと補助サイリスタとを有する光
サイリスタがその例である。
以上説明したように、請求項１記載の発明によれば、多
段溝を用いて素子間の抵抗分離を行っているため、最端
部深さに制約されずに中央部分深さを決定可能である。
段溝を用いて素子間の抵抗分離を行っているため、最端
部深さに制約されずに中央部分深さを決定可能である。
このため、分離抵抗と耐圧との双方を増大させた複合形
半導体装置を得ることができる。
半導体装置を得ることができる。
また、請求項２の発明では多段溝の最端部付近の局所的
形状に影響されずに中央側の溝の深さを深くすることが
できるため、分離抵抗と耐圧とをさらに向上させること
ができる。
形状に影響されずに中央側の溝の深さを深くすることが
できるため、分離抵抗と耐圧とをさらに向上させること
ができる。
さらに、請求項３．４の発明ではエツチングの繰返しに
よって上記多段溝を得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに多段溝の中央部分の深さを
深くすることができる。これによって、分離抵抗と耐圧
との双方を高めた半導体装置を得ることができる。
よって上記多段溝を得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに多段溝の中央部分の深さを
深くすることができる。これによって、分離抵抗と耐圧
との双方を高めた半導体装置を得ることができる。
第１図はこの発明の一実施例である逆導通ＧＴＯの部分
断面図、第２Ａ図は逆導通ＧＴＯの等価回路図、第２Ｂ
図は実施例の逆導通ＧＴＯの平面図、第３Ａ図から第３
Ｆ図は実施例の逆導通ＧＴＯの製造プロセスを示す工程
断面図、第４Ａ図および第４Ｂ図は実施例の多段溝構造
の各製造ステップにおける拡大図、第５図は実施例の多
段溝の特性説明図、第６図は実施例の逆導通ＧＴＯにお
ける分離抵抗と順方向耐圧との関係を示すグラフ、第７
図、第８Ａ図および第８Ｂ図はこの発明の他の実施例の
部分図、第９図は従来の逆導通ＧＴＯの部分断面図、第
１０図は従来の逆導通ＧＴＯの平面図、第１１図は従来
の抵抗分離溝の拡大図、第１２図は従来の逆導通ＧＴＯ
の特性説明図、第１３図は従来の逆導通ＧＴＯにおける
分離抵抗と順方向耐圧との関係を示すグラフである。 図において、１は逆導通ＧＴ０，１０は半導体基体、Ｇ
ＲはＧＴＯ領域、ＤＲはダイオード領域ＤＲは分離領域
、３０は素子分離構造、３１は多段溝、３４，３５はは
ステップ構造である。 なお、各図中同一符号は同一または相当部分を示す。
断面図、第２Ａ図は逆導通ＧＴＯの等価回路図、第２Ｂ
図は実施例の逆導通ＧＴＯの平面図、第３Ａ図から第３
Ｆ図は実施例の逆導通ＧＴＯの製造プロセスを示す工程
断面図、第４Ａ図および第４Ｂ図は実施例の多段溝構造
の各製造ステップにおける拡大図、第５図は実施例の多
段溝の特性説明図、第６図は実施例の逆導通ＧＴＯにお
ける分離抵抗と順方向耐圧との関係を示すグラフ、第７
図、第８Ａ図および第８Ｂ図はこの発明の他の実施例の
部分図、第９図は従来の逆導通ＧＴＯの部分断面図、第
１０図は従来の逆導通ＧＴＯの平面図、第１１図は従来
の抵抗分離溝の拡大図、第１２図は従来の逆導通ＧＴＯ
の特性説明図、第１３図は従来の逆導通ＧＴＯにおける
分離抵抗と順方向耐圧との関係を示すグラフである。 図において、１は逆導通ＧＴ０，１０は半導体基体、Ｇ
ＲはＧＴＯ領域、ＤＲはダイオード領域ＤＲは分離領域
、３０は素子分離構造、３１は多段溝、３４，３５はは
ステップ構造である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）複合形半導体装置であって、 （ａ）半導体基体の第１の領域に形成された第１の半導
体素子構造と、 （ｂ）前記半導体基体の主面に平行な方向において前記
第１の半導体素子構造から離れて形成された第２の半導
体素子構造と、 （ｃ）前記第１と第２の半導体素子構造の間に設けられ
た素子分離構造とを備え、 前記素子分離構造は、 前記主面上に形成され、かつその中心に向ってステップ
的に順次に深くなる多段溝を有することを特徴とする半
導体装置。 - （２）請求項１記載の半導体装置において、前記多段溝
の内壁部分におけるステップ構造の幅は、前記多段溝の
全幅の１０％以上とされていることを特徴とする半導体
装置。 - （３）複合形半導体装置の製造方法であって、（ａ）主
面上の所定のエリアをはさんで前記主面に平行な方向に
配列された第１と第２の半導体素子構造を半導体基体に
形成する工程と、 （ｂ）前記半導体基体の前記主面のうち前記エリア内に
存在する部分を選択的にエッチングすることにより、所
定の幅を有する溝を前記エリア内に形成する工程と、 （ｃ）前記半導体基体の前記主面のうち前記溝を含みか
つ前記溝よりも広い範囲を選択的にエッチングすること
により、中心に向ってステップ的に順次に深くなる多段
溝を形成する工程とを備えることを特徴とする半導体装
置の製造方法。 - （４）請求項３記載の方法において、 前記工程（ｃ）が、 前記多段溝の内壁部分に、前記多段溝の全幅の１０％以
上の幅を持つステップ構造が形成されるように前記半導
体基体の前記主面を選択的にエッチングする工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154621A JP2547468B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置およびその製造方法 |
| ES91305303T ES2087245T3 (es) | 1990-06-12 | 1991-06-12 | Dispositivo semiconductor que tiene una ranura de aislamiento y metodo para fabricarlo. |
| DE69119828T DE69119828T2 (de) | 1990-06-12 | 1991-06-12 | Halbleiteranordnung mit einem isolierenden Graben und Verfahren zu deren Herstellung |
| EP91305303A EP0461879B1 (en) | 1990-06-12 | 1991-06-12 | Semiconductor device having an isolating groove and method of making the same |
| US08/008,833 US5281847A (en) | 1990-06-12 | 1993-01-25 | Groove structure for isolating elements comprising a GTO structure |
| US08/118,192 US5346849A (en) | 1990-06-12 | 1993-09-09 | Method of making a groove structure for isolation between elements comprising a GTO thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154621A JP2547468B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445579A true JPH0445579A (ja) | 1992-02-14 |
| JP2547468B2 JP2547468B2 (ja) | 1996-10-23 |
Family
ID=15588186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154621A Expired - Lifetime JP2547468B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0461879B1 (ja) |
| JP (1) | JP2547468B2 (ja) |
| DE (1) | DE69119828T2 (ja) |
| ES (1) | ES2087245T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334173A (ja) * | 1993-03-25 | 1994-12-02 | Mitsubishi Electric Corp | 逆導通ゲートターンオフサイリスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695868B1 (ko) | 2005-06-23 | 2007-03-19 | 삼성전자주식회사 | 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147276A (en) * | 1981-03-06 | 1982-09-11 | Hitachi Ltd | Reverse conductive type semiconductor switching device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3521079A1 (de) * | 1984-06-12 | 1985-12-12 | Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa | Rueckwaerts leitende vollsteuergate-thyristoranordnung |
| DE3422051C2 (de) * | 1984-06-14 | 1986-06-26 | Brown, Boveri & Cie Ag, 6800 Mannheim | Silizium-Halbleiterbauelement mit ätztechnisch hergestellter Randkontur und Verfahren zur Herstellung dieses Bauelements |
| CH668505A5 (de) * | 1985-03-20 | 1988-12-30 | Bbc Brown Boveri & Cie | Halbleiterbauelement. |
| EP0286855A1 (de) * | 1987-04-15 | 1988-10-19 | BBC Brown Boveri AG | Verfahren zum Aetzen von Vertiefungen in ein Siliziumsubstrat |
-
1990
- 1990-06-12 JP JP2154621A patent/JP2547468B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-12 ES ES91305303T patent/ES2087245T3/es not_active Expired - Lifetime
- 1991-06-12 DE DE69119828T patent/DE69119828T2/de not_active Expired - Fee Related
- 1991-06-12 EP EP91305303A patent/EP0461879B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147276A (en) * | 1981-03-06 | 1982-09-11 | Hitachi Ltd | Reverse conductive type semiconductor switching device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334173A (ja) * | 1993-03-25 | 1994-12-02 | Mitsubishi Electric Corp | 逆導通ゲートターンオフサイリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119828D1 (de) | 1996-07-04 |
| ES2087245T3 (es) | 1996-07-16 |
| EP0461879A3 (en) | 1992-12-16 |
| EP0461879B1 (en) | 1996-05-29 |
| JP2547468B2 (ja) | 1996-10-23 |
| EP0461879A2 (en) | 1991-12-18 |
| DE69119828T2 (de) | 1997-01-02 |
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