JPH0445584A

JPH0445584A - 相転移型メモリ素子およびその製造方法

Info

Publication number: JPH0445584A
Application number: JP2152677A
Authority: JP
Inventors: Makoto Sasaki; 誠佐々木
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-06-13
Filing date: 1990-06-13
Publication date: 1992-02-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、カルコゲナイド系半導体を用いた相転移型メ
モリ素子およびその製造方法に関するものである。

〔従来の技術〕

最近、不揮発性メモリ素子として、カルコゲナイド系半
導体を用いた相転移型のメ゛モリ素子が開発されている
。

この相転移型メモリ素子は、基本的には一対の電極間に
カルコゲナイド系の半導体層を介在させたもので、この
相転移型メモリ素子としては、従来、第４図に示すよう
な構造のものが知られている。

この相転移型メモリ素子の構造を説明すると、図中１は
ガラス板等からなる絶縁性基板であり、この基板１上に
は下部電極２とそのライン部２ａが形成され、さらにこ
の基板１上には、前記下部電極２およびライン部２ａを
覆う層間絶縁膜３が形成されている。この絶縁膜３には
、下部電極２の一部を露出させる開口４が形成されてお
り、この間口４は一般に直径５μｍ〜１０μｍの大きさ
に形成されている。そして、カルコゲナイド系の半導体
層５は、前記絶縁膜３の開口４内からその周囲の絶縁膜
上面にわたって形成されており、開口４内の部分の下面
において前記下部電極２の上面に接している。また、前
記絶縁膜３の上には前記半導体層５を覆って上部電極６
が形成されており、前記半導体層５の上面はこの上部電
極６に接している。なお、６ａは上部電極６のライン部
である。

この相転移型メモリ素子は、カルコゲナイド系半導体の
アモルファス状態から結晶状態および結晶状態からアモ
ルファス状態への相転移を利用してオン状態とオフ状態
とに書換えられるもので、例えば半導体層５の層厚を０
．３μｍとした相転移型メモリ素子は、パルス幅３０μ
Ｓｅｅ〜２００μｓｅｃ　、波高５ｖ〜ＩＯＶのセット
パルスの印加によりオン状態となり、パルス幅０．３μ
ｓｅｃ　。

電流値１００ｍＡのリセットパルスの印加によりオフ状
態に戻される。すなわち、下部電極２と上部電極６との
間に前記セットパルスを印加すると、この電極２．６間
の半導体層５中に生じるフィラメント状の電流バスＡを
流れる電流によりジュール熱が発生して半導体層５の電
流パスＡ部分がアモルファス状態から結晶状態に相転移
し、電流バスＡの抵抗値が低くなってメモリ素子がオン
状態となる。なお、第４図では半導体層５中に生ずる電
流バスＡを半導体層５の中央部に図示しているが、この
電流バスＡは、半導体層５の最も電流が流れやすい箇所
に形成される。また、カルコゲナイド系半導体は、結晶
化した後は印加電圧を下げてジュール熱をなくしてもア
モルファス状態には戻らず、したがってメモリ素子のオ
ン状態は−そのまま保持される。また、電極２，６間に
前記リセットパルスを印加すると、半導体層５の電流バ
スＡ部分が一旦溶融した後その熱を周囲の半導体層５に
奪われて急冷され、この電流バスＡ部分が結晶状態から
アモルファス状態に戻って電流バスＡの抵抗値が高くな
り、メモリ素子がオフ状態となる。また、読出しは、電
極２，６の一方に読出しパルスを印加し、メモリ素子の
オン、オフ状態に応じて変化する他方の電極の出力を読
取ることで行なわれる。

ところで、この相転移型メモリ素子においては、その半
導体層５中に生ずるフィラメント状の電流バスＡの直径
φは２μｍ〜３μｍ程度であり、半導体層５のアモルフ
ァス状態と結晶状態との相転移は電流パスＡ部分に発生
するだけであるが、半導体層５の相転移領域（電流バス
Ａが形成される部分）を除く部分がその全域にわたって
アモルファス状態であれば、半導体層５の相転移領域以
外の部分は常に高抵抗であるから、半導体層５の面積が
どのような大きさであっても、メモリ素子の特性にはほ
とんど差がない。このため従来の相転移型メモリ素子で
は、電極２．６間を絶縁する層間絶縁膜３に直径５μｍ
′〜１０μｍの大きさの開口４を設けてこの部分全体に
半導体層５を形成している。

〔発明が解決しようとする課題〕

しかしながら、前記従来の相転移型メモリ素子は、その
半導体層５中に生ずる電流バスＡの直径φが２μｍ〜３
μｍ程度であり、この電流バスＡ部分の半導体が結晶状
態とアモルファス状態とに相転移するため、この相転移
領域の体積が大きく、したがって、半導体層５の相転移
領域を結晶状態からアモルファス状態に戻してメモリ素
子をオン状態からオフ状態に書換えるリセットパルスと
して大きな電流パルス（半導体層５の層厚がＯ１３μｍ
の場合で１００ｍＡ）を必要とするという問題をもって
いた。

また、前記従来の相転移型メモリ素子は、半導体層５の
相転移領域を除く部分がその全域にわたってアモルファ
ス状態となっていることが必要であるため、その製造時
のプロセス温度に制約があるという問題ももっていた。

これは、相転移型メモリ素子の製造過程においてプロセ
ス温度がカルコゲナイド半導体の結晶化温度（アモルフ
ァス状態から結晶状態に相転移する温度）Ｔｃを越え、
しかもその後に徐冷されると、半導体層５がその全体に
わたって結晶化してしまうためである。なお、半導体層
５が結晶化しても、これを溶融して急冷すれば半導体層
５をアモルファス状態に戻すことができるが、面積の大
きな半導体層５の全体をアモルファス状態に戻すには大
きな電流パルス（例えば半導体層５の幅が１０μｍ１層
厚が０．３ｕｍの場合は、数１００ｍＡ）を電極２６間
に印加しなければならないため、電極２．６間を絶縁し
ている絶縁膜３に絶縁破壊を発生させるおそれがある。

このため、従来の相転移型メモリ素子は、前記結晶化温
度Ｔｃを越えないようなプロセス温度で製造されている
が、カルコゲナイド半導体の結晶化温度Ｔｃは、この半
導体の組成にもよるが５０℃〜２００℃であるため、こ
の温度以下にプロセス温度を抑えるには製造プロセスの
自由度が大きく制約され、したがって、例えば同じ基板
１上に相転移型メモリ素子をマトリックス状に配列形成
するとともにその駆動回路を構成する薄膜トランジスタ
を形成する場合に、前記薄膜トランジスタの製造プロセ
スも温度上の制約を受けてしまう。

さらに、前記従来の相転移型メモリ素子は、半導体層５
の面積が大きいため、メモリの素子面積を小さくして集
積度を上げることができないという問題ももっていた。

本発明はこのような実情にかんがみてなされたものであ
って、その目的とするところは、カルコゲナイド系半導
体を結晶状態からアモルファス状態にしてメモリ素子を
オン状態からオフ状態に書換えるリセットパルスの電流
値を小さくすることができるとともに、製造時のプロセ
ス温度の制約もなくして製造プロセスの自由度を広げる
ことができ、しかも素子面積も小さくして集積度を上げ
ることができる相転移型メモリ素子を提供す−るととも
に、あわせてその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の相転移型メモリ素子は、絶縁性基板上に形成さ
れた下部電極と、この下部電極を覆って前記基板上に形
成された層間絶縁膜と、この絶縁膜に前記下部電極の一
部に対応させて設けられた貫通孔と、この貫通孔内に充
填され下端面において前記下部電極に接するカルコゲナ
イド系の半導体層と、前記絶縁膜の上に形成され一部に
おいて前記半導体層の上端面に接する上部電極とからな
り、かつ前記貫通孔の直径を１．５μｍ〜０．１μｍの
範囲にしたことを特徴とするものである。

また、本発明の相転移型メモリ素子、の製造方法は、絶
縁性基板上に下部電極とこの下部電極を覆う層間絶縁膜
を形成するとともにこの絶縁膜に前記下部電極の一部に
対応させて直径１．５μｍ〜０．１μｍの貫通孔を形成
する工程と、前記絶縁膜上およびその貫通孔内にカルコ
ゲナイド系の半導体層を堆積させ、この後前記絶縁膜上
の半導体層をエツチング除去して前記貫通孔内のみに半
導体層を残す工程と、前記絶縁膜の上に前記貫通孔内の
半導体層を覆って上部電極を形成する工程とからなるこ
とを特徴とするものである。

この製造方法においては、前記絶縁膜上およびその貫通
孔内にカルコゲナイド系の半導体層を堆積させた後に、
この半導体層をその融点以上の温度に加熱し、この後前
記絶縁膜上の半導体層をエツチング除去するのが望まし
い。

〔作用〕

すなわち、本発明の相転移型メモリ素子は、下部電極と
上部電極との間を絶縁する層間絶縁膜に、従来の相転移
゛型メモリ素子においてその半導体層に形成される電流
バスの直径（２μｍ〜３μｍ）より小さな直径（１，５
μｍ−０，１μｍ）の貫通孔を設けて、この貫通孔内に
カルコゲナイド系の半導体層を充填する゛ことにより、
この半導体層の全域が電流パスとなるようにしたもので
あり、この相転移型メモリ素子によれば、前記貫通孔の
直径すなわちこの貫通孔内に充填された半導体層の直径
が小さく、シたがって電流パスの体積（半導体層全体の
体積）が小さいため、カルコゲナイド系半導体を結晶状
態からアモルファス状態にしてメモリ素子をオン状態か
らオフ状態に書換えるリセットパルスの電流値を小さく
することができる。なお、本発明において前記貫通孔の
直径を１．５μｍ〜０．１μｍの範囲としているのは、
貫通孔の直径を１．５μｍより大きくすると、この貫通
孔内に充填される半導体層の直径が大きくなってリセッ
トパルスの電流値をあまり小さくすることができなくな
り、また貫通孔の直径を０．１μｍより小さくすると、
この貫通孔内に充填される半導体層の直径が小さくなり
すぎて安定した相転移が得られなくなるためである。ま
た、この相転移型メモリ素子では、半導体層の全域が電
流パスとなってこの半導体層全体がアモルファス状態と
結晶状態とに相転移するため、半導体層の初期状態はア
モルファス状態でも結晶状態でもよく、シたがって、そ
の製造過程でプロセス温度が半導体の結晶化温度を越え
ても構わないから、製造時のプロセス温度の制約もなく
して製造プロセスの自由度を広げることができる。しか
も、この相転移型メモリ素子では、半導体層の直径を小
さくしているため、素子面積も小さくして集積度を上げ
ることができる。

また、本発明の相転移型メモリ素子の製造方法によれば
、層間絶縁膜に下部電極の一部に対応させて直径１，５
μｍ〜０．１μｍの貫通孔を形成し、この絶縁膜上およ
びその貫通孔内にカルコゲナイド系の半導体層を堆積さ
せた後に、前記絶縁膜上の半導体層をエツチング除去し
て前記貫通孔内のみに半導体層を残しているから、前記
絶縁膜の貫通孔内に半導体層を充填した前記相転移型メ
モリ素子を製造することができる。

また、この製造方法において、前記絶縁膜上およびその
貫通孔内にカルコゲナイド系の半導体層を堆積させた後
、この半導体層をその融点以上の温度に加熱すれば、半
導体層の堆積時における貫通孔内への半導体の充填が不
完全であっても、半導体層が加熱により流動状態となっ
て絶縁膜上の半導体が貫通孔に流入するから、貫通孔内
に半導体を完全に充填して、貫通孔内に緻密な膜質の半
導体層を形成することができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図はこの実施例の相転移型メモリ素子の断面図であ
り、ガラス板等からなる絶縁性基板１１の上には下部電
極１２およびそのライン部１２ａが形成され、さらにこ
の基板１１上には、前記下部電極１２およびライン部１
２ａを覆う層間絶縁１ｉ１３が０．１μｍ〜０．５μｍ
の厚さに形成されている。この層間絶縁膜１３は、下部
電極１２に対応する部分に直径が２μｍ〜５μｍ程度の
円形開口１４を形成した基板はぼ全面を覆う第１の絶縁
膜１３ａと、この第１の絶縁膜１３ａの開口１４内に第
１の絶縁膜１３ａと同じ膜厚に形成された第２の絶縁膜
１３ｂとからなっており、前記第２の絶縁膜１３ｂの中
央には、直径ａが１．５μｍ〜０．１μｍのほぼ円形な
貫通孔１５が形成されている。そして、この貫通孔１５
内には、カルコゲナイド系の半導体層１６が密に充填さ
れており、この半導体層１６はその下端面において前記
下部電極１２に接している。なお、カルコゲナイド系半
導体としては、例えばＧｅ−Ｔｅ、Ｉｎ−５ｅ　、Ｓｂ
　−Ｇｅ−Ｔｅ等の各種組成の半導体があり、この実施
例でもこれら半導体を用いている。また、前記層間絶縁
膜１３の上には、その貫通孔１５内に充填した半導体層
１６を覆って上部電極１７が形成されており、前記半導
体層１６の上面はこの上部電極１７に接している。なお
、１７ａは上部電極１７のライン部である。

第２図は前記相転移型メモリ素子の製造工程図であり、
この相転移型メモリ素子は次のようにして製造される。

まず、第２図（ａ）に示すように、基板１１上にＣｒ等
の金属膜を堆積し、この金属膜をフォトリソグラフィ法
によりバターニングして下部電極１２とそのライン部１
２ａを形成する。

次に、第２図（ｂ）に示すように、前記基板１１上にそ
の全面にわたってＳＩＮまたは５１０□等の第１の絶縁
膜１３ａを０．１μｍ〜０．５μｍの厚さに堆積させる
。

次に、第２図（Ｃ）に示すように、前記第１の絶縁膜１
３Ｈの下部電極１２と対応する部分に、フォトリソグラ
フィ法によって直径すが２μｍ〜５μｍ程度の円形開口
１４を形成する。

次に、第２図（ｄ）に示すように、第１の絶縁膜１３ａ
の上とその開口１４の壁面およびこの開口１４内に露出
した下部電極１２の上に第２の絶縁膜１３ｂを堆積させ
る。なお、この第２の絶縁膜１３ｂの材質は任意でよい
が、例えば、第１の絶縁膜１３ａと同じ絶縁材料（Ｓｔ
　Ｎまたは８１０２等）とする。この第２の絶縁膜１３
ｂの堆積厚さは、前記開口１４の中心部に、カルコゲナ
イド系半導体を充填する貫通孔１５の直径ａに相当する
径の縦穴部１５′を残す厚さに制御する。

また、この第２の絶縁膜１３ｂの堆積はＣＶＤ法によっ
て行なう。このＣＶＤ法による被膜の堆積では、原料ガ
スが被膜堆積面の表面で化学反応し、膜となって成長す
るため、第２の絶縁膜１３ｂは、第１の絶縁膜１３ａの
上面および下部電極１２の上面にも、また開口１４の壁
面にも、これらの面に対して垂直な方向にそれぞれ均一
な膜厚ｄに堆積する。

次に、第２図（ｅ）に示すように、前記第２の絶縁膜１
３ｂを、基板１１面に対して垂直な方向にエツチングが
進行するエツチング条件で第１の絶縁膜１３ａおよび下
部電極１２の上面を露出させるまでエツチングバックす
る。この第２の絶縁膜１３ｂのエツチングバックは、Ｒ
ＩＥ法またはスパッタエツチング法等の異方性エツチン
グで行なう。このように第２の絶縁膜１３ｂを異方性エ
ツチングによってエツチングバックすると、第２の絶縁
膜１３ｂのうち、第１の絶縁！Ｉ　１３　ａの上面に堆
積した部分と、前記縦穴部１５′の底部分がエツチング
除去され、最終的に、開口１４の壁面に堆積した絶縁膜
１３ｂだけが残るとともに、前記縦穴部１５′が下部電
極１２に達する貫通孔１５となる。なお、前記貫通孔４
の直径ａは−ａ＋ｗｌ）−２Ｘｄであり、例えば第１の
絶縁膜１３ａにフォトリソグラフィ法で形成した開口１
４の直径すを３μｍとし、この開口１４の壁面に残す第
２の絶縁膜１３ｂの膜厚ｄを１．４５μｍとすると、貫
通孔４の直径ａは、ａ−３−２Ｘ１．４５μｍ−０，１
μｍとなる。

このようにして、第１の絶縁膜１３ａと貫通孔１５を有
する第２の絶縁膜１３ｂとからなる層間絶縁膜１３を形
成した後は、第２図（ｆ）に示すように、前記層間絶縁
膜１３上およびその貫通孔１５内にカルコゲナイド系の
半導体層１６をＣＶＤ法等により堆積させ、前記貫通孔
１５内に前記半導体層１６を充填する。

ただし、この場合、前記貫通孔１５のアスペクト比、す
なわち孔高（層間絶縁膜１３の膜厚）ｈと孔径ａとの比
（ｈ／ａ）が１程度以上であると、貫通孔１５内に堆積
する半導体層１６が貫通孔１５内に完全に充填されずに
、この半導体層１６中に、第２図（ｆ）に示すような空
孔Ｓができることがある。

そこで、この実施例では、前記層間絶縁膜１３上および
その貫通孔１５内にカルコゲナイド系半導体層１６を堆
積させた後、この半導体層１６をその融点以上の温度に
加熱（リフロー）して、貫通孔１５内に半導体を完全に
充填させている。

第２図（ｇ）はこの状態を示しており、堆積させた半導
体層１６をその融点以上の温度に加熱すれば、半導体層
１６の堆積時における貫通孔１５内への半導体の充填が
不完全であっても、半導体層１６が加熱により流動状態
となって絶縁膜１３上の半導体が貫通孔１５に流入する
から、貫通孔内に半導体を完全に充填して、貫通孔内に
緻密な膜質の半導体層を形成することができる。なお、
この場合、半導体層１６の加熱後にこの半導体層１６を
徐冷すると、半導体層１６が結晶状態となリ、また急冷
すると半導体層１６がアモルファス状態となるが、この
半導体層１６の冷却は徐冷と急冷のいずれによってもよ
い。

この後は、第２図（ｈ）に示すように、層間絶縁膜１３
上の半導体層１６をエツチング除去して前記貫通孔１５
内のみに半導体層１６を残す。

次に、第２図（ｉ）に示すように、前記層間絶縁膜１３
の上にＣｒ等の金属膜を堆積し、この金属膜をフォトリ
ングラフィ法によりパターニングして、前記貫通孔１５
内の半導体層１６を覆う下部電極１７とそのライン部１
７ａを形成し、相転移型メモリ素子を完成する。

すなわち、この実施例の相転移型メモリ素子は、下部電
極１２と上部電極１７との間を絶縁する層間絶縁膜１３
に、直径ａが１．５μｍ〜０．１μｍの貫通孔１５を設
けて、この貫通孔１５内にカルコゲナイド系の半導体層
１６を充填したものであり、この相転移型メモリ素子で
は、その半導体層１６の直径（貫通孔１５の直径ａ）が
、従来の相転移型メモリ素子においてその半導体層に形
成される電流バスの直径（２μｍ〜３μｍ）より小さい
ため、半導体層１６の全域が電流バスとなる。

そして、この相転移型メモリ素子によれば、半導体層１
６の直径が小さく、したがって電流バスの体積（半導体
層１６全体の体積）が小さいため、カルコゲナイド系半
導体を結晶状態からアモルファス状態にしてメモリ素子
をオン状態からオフ状態に書換えるリセットパルスの電
流値を小さくすることができる。

すなわち、下記の表は、半導体層１６の厚さ（貫通孔１
５の花鳥）を０，３μｍにした場合の、半導体層１６の
直径と、この半導体層１６を結晶状態からアモルファス
状態に相転移させるのに必要なリセットパルスの電流値
との関係を示している。

二の表のように、半導体層１６の直径が従来の相転移型
メモリ素子においてその半導体層に形成される電流バス
の直径と同程度（２μｍ）である場合は、半導体層１６
を結晶状態からアモルファス状態に相転移させるのに必
要なリセットパルスの電流値は１００ｍＡと従来の相転
移型メモリ素子とほぼ同じであるが、半導体層１６の直
−径を１．５μｍにすると、前記リセットパルスの電流
値は５６．３ｍＡと、従来の相転移型メモリ素子のほぼ
１／２程度ですみ、さらに半導体層１６の直径を小さく
すると、リセットパルスの電流値もさらに小さくてすむ
。

なお、この実施例において、前記貫通孔１５の直径ａを
１．５μｍ〜０．１μｍの範囲としているのは、貫通孔
１５の直径ａを１，５μｍより大きくすると、この貫通
孔１５内に充填される半導体層１６の直径が大きくなっ
てリセットパルスの電流値をあまり小さくすることがで
きなくなり、また貫通孔１５の直径を０．１μｍより小
さくすると、この貫通孔１５内に充填される半導体層１
６の直径が小さくなりすぎて安定した相転移が得られな
くなるためである。

また、この相転移型メモリ素子では、半導体層１６の全
域が電流バスとなってこの半導体層全体がアモルファス
状態と結晶状態とに相転移するため、半導体層１６の初
期状態はアモルファス状態でも結晶状態でもよく、した
がって、その製造過程でプロセス温度が半導体１６の結
晶化温度を越えても構わないから、製造時のプロセス温
度の制約もなくして製造プロセスの自由度を広げること
ができる。したがって、例えば同じ基板１１上に相転移
型メモリ素子をマトリックス状に配列形成するとともに
その駆動回路を構成する薄膜トランジスタを形成する場
合でも、前記薄膜トランジスタの製造プロセスに温度上
の制約を受けることはない。

しかも、この相転移型メモリ素子では、半導体層１６の
直径を小さくしているため、素子面積も小さくして集積
度を上げることができる。

また、前記実施例の相転移型メモリ素子の製造方法では
、層間絶縁膜１３に下部電極１２の一部に対応させて直
径１．５μｍ〜０，１μｍの貫通孔１４を形成し、この
絶縁膜１３上およびその貫通孔１５内にカルコゲナイド
系の半導体層１６を堆積させた後に、前記絶縁膜１３上
の半導体層１６をエツチング除去して前記貫通孔１５内
のみに半導体層１６を残しているから、絶縁膜１３の貫
通孔１５内に半導体層１６を充填した前記相転移型メモ
リ素子を製造することができる。

しかも、この製造方法では、層間絶縁膜１３に設ける貫
通孔１５を、まず第１の絶縁膜１３ａを形成してこの第
１の絶縁膜１３ａに開口１４を形成し、この開口１４の
壁面に第２の絶縁膜１３ｂを堆積させる方法で形成して
いるため、前記第２の絶縁膜１３ｂの堆積厚さを制御す
ることで、直径ａが１，５μｍ〜０．１μｍの非常に小
さな貫通孔１５を形成することができる。

また、前記実施例の製造方法では、前記絶縁膜１３上お
よびその貫通孔１４内にカルコゲナイド系の半導体層１
６を堆積させた後、この半導体層１６をその融点以上の
温度に加熱しているため、半導体層１６の堆積時におけ
る貫通孔１５内への半導体の充填が不完全であっても、
半導体層１６を加熱により流動状態にして絶縁膜１３上
の半導体が貫通孔１５に流入させ、貫通孔１５内に半導
体を完全に充填して、貫通孔１５内に緻密な膜質の半導
体層１６を形成することができる。

なお、前記実施例では、層間絶縁膜１３に設ける貫通孔
１５を、第１の絶縁膜１３ａに形成した開口１４の壁面
に第２の絶縁膜１３ｂを堆積させる方法で形成している
が、この貫通孔１５はフォトリソグラフィ法によって形
成してもよく、現在のフォトリングラフィ技術でも、１
μｍより僅かに小さい孔径までの貫通孔の形成は可能で
ある。

第３図は貫通孔１５をフォトリソグラフィ法によって形
成した相転移型メモリ素子の実施例を示しており、この
実施例は、層間絶縁膜１３を単一の絶縁膜とし、この絶
縁膜１３にフォトリソグラフィ法によって貫通孔１５を
形成したものである。

また、前記実施例の製造方法では、層間絶縁膜１３上お
よびその貫通孔１４内にカルコゲナイド系の半導体層１
６を堆積させた後、この半導体層１６をその融点以上の
温度に加熱して、絶縁膜１３上の半導体を貫通孔１５に
流入させているが、貫通孔１５の花鳥（層間絶縁膜１３
の膜厚）ｈが貫通孔１５の孔径ａより小さくてアスペク
ト比（ｈ／ａ）が１より小さい場合は、半導体層−１６
の堆積時にこの半導体層１６が貫通孔１５内に完全に充
填されるから、この場合は前記加熱工程は省略してもよ
い。

〔発明の効果〕

本発明の相転移型メモリ素子は、下部電極と上部電極と
の間を絶縁する層間絶縁膜に、従来の相転移型メモリ素
子においてその半導体層に形成される電流パスの直径（
２μｍ〜３μｍ）より小さな直径（１，５μｍ〜０．１
μｍ）の貫通孔を設けて、この貫通孔内にカルコゲナイ
ド系の半導体層を充填することにより、この半導体層の
全域が電流パスとなるようにしたものであるから、カル
コゲナイド系半導体を結晶状態からアモルファス状態に
してメモリ素子をオン状態からオフ状態に書換えるリセ
ットパルスの電流値を小さくすることができるし、また
、半導体層の全域が電流パスとなってこの半導体層全体
がアモルファス状態と結晶状態とに相転移するために半
導体層の初期状態はアモルファス状態でも結晶状態でも
よいから、製造時のプロセス温度の制約もなくして製造
プロセスの自由度を広げることができるシしかも、この
相転移型メモリ素子では、半導体層の直径を小さくして
いるため、素子面積も小さくして集積度を上げることが
できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す相転移型
メモリ素子の断面図およびその製造工程図、第３図は本
発明の他の実施例を示す相転移型メモリ素子の断面図、
第４図は従来の相転移型メモリ素子の断面図である。１１・・・基板、１２・・・下部電極、１３・・・層間
絶縁膜、１３ａ・・・第１の絶縁膜、１３ｂ・・・第２
の絶縁膜、１４・・・開口、１５・・・貫通孔、１５・
・・カルコゲナイド系半導体層、１７・・・上部電極。

Claims

【特許請求の範囲】

（１）絶縁性基板上に形成された下部電極と、この下部
電極を覆って前記基板上に形成された層間絶縁膜と、こ
の絶縁膜に前記下部電極の一部に対応させて設けられた
貫通孔と、この貫通孔内に充填され下端面において前記
下部電極に接するカルコゲナイド系の半導体層と、前記
絶縁膜の上に形成され一部において前記半導体層の上端
面に接する上部電極とからなり、かつ前記貫通孔の直径
を１．５μｍ〜０．１μｍの範囲にしたことを特徴とす
る相転移型メモリ素子。
（２）絶縁性基板上に下部電極とこの下部電極を覆う層
間絶縁膜を形成するとともにこの絶縁膜に前記下部電極
の一部に対応させて直径１．５μｍ〜０．１μｍの貫通
孔を形成する工程と、前記絶縁膜上およびその貫通孔内
にカルコゲナイド系の半導体層を堆積させ、この後前記
絶縁膜上の半導体層をエッチング除去して前記貫通孔内
のみに半導体層を残す工程と、前記絶縁膜の上に前記貫
通孔内の半導体層を覆って上部電極を形成する工程とか
らなることを特徴とする相転移型メモリ素子の製造方法
。
（３）絶縁膜上およびその貫通孔内にカルコゲナイド系
の半導体層を堆積させた後、この半導体層をその融点以
上の温度に加熱し、この後前記絶縁膜上の半導体層をエ
ッチング除去することを特徴とする請求項２に記載の相
転移型メモリ素子の製造方法。