JPH0445975B2 - - Google Patents
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- JPH0445975B2 JPH0445975B2 JP58000338A JP33883A JPH0445975B2 JP H0445975 B2 JPH0445975 B2 JP H0445975B2 JP 58000338 A JP58000338 A JP 58000338A JP 33883 A JP33883 A JP 33883A JP H0445975 B2 JPH0445975 B2 JP H0445975B2
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- Japan
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- semiconductor thin
- semiconductor
- film
- substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ（TFT）等を含
む薄膜半導体装置の製造方法に関し、特に絶縁材
料基板上の半導体薄膜を結晶化した半導体装置の
製造方法に関するものである。
む薄膜半導体装置の製造方法に関し、特に絶縁材
料基板上の半導体薄膜を結晶化した半導体装置の
製造方法に関するものである。
SOI（Semiconductor on Insulator）構造は、
半導体装置の高性能化、高密度化、低コスト化を
可能にする技術として注目されている。その技術
には、例えば、半導体単結晶基板上の酸化膜の上
の半導体薄膜を結晶化する場合、酸化膜の窓を通
して基板を種結晶とする方法、ガラス等に周期的
な溝を掘りその溝を成長核安定位置として堆積し
た薄膜を結晶化する、いわゆるグラフオエピタキ
シーと称する方法などがある。後者は、ガラス等
の絶縁基板上に単結晶半導体層が得られるという
画期的のもので、第１図にその工程例を示す。
半導体装置の高性能化、高密度化、低コスト化を
可能にする技術として注目されている。その技術
には、例えば、半導体単結晶基板上の酸化膜の上
の半導体薄膜を結晶化する場合、酸化膜の窓を通
して基板を種結晶とする方法、ガラス等に周期的
な溝を掘りその溝を成長核安定位置として堆積し
た薄膜を結晶化する、いわゆるグラフオエピタキ
シーと称する方法などがある。後者は、ガラス等
の絶縁基板上に単結晶半導体層が得られるという
画期的のもので、第１図にその工程例を示す。
第１図ａは、例えばガラス基板１の表面に周期
的な溝３を形成した断面を示す。溝３の形状は結
晶化する薄膜の結晶方位に依存し、例えば（100）
のときは、矩形やストライプ状の平面形状で、矩
形の断面形状が選ばれる。溝３の幅は通常数μｍ
〜50μｍ程度に、深さは0.1〜1μｍ程度に、フオト
エツチやドライエツチなどで作成される。次に、
第１図ｂの様に、基板１の表面に非晶質シリコン
（ａ−si）や多結晶シリコン（ｐ−si）等の半導
体薄膜２を堆積する。薄膜２の堆積は、PCVD
（Plasma Chemical Vapor Deposition）、MBE
（Molecular Beam Epitaxy）、IBD（Ion Beam
Deposition）、減圧CVD、グロー放電堆積法、
等々、種々の方法によつてなされる。第１図ｂの
様な構造体に対し、次にレーザ、電子線、ランプ
光、ヒーター等を用いた、いわゆるビームアニー
ル法で薄膜２を急速に溶融・再結晶化する。その
際、基板１の溝３が再結晶成長核を安定させる働
きをして、再結晶薄膜２０の結晶方向がそろい、
ガラス基板１上に結晶膜が形成できることになる
（第１図ｃ）。その後、薄膜２０内に、TFT、抵
抗、容量その他の素子をつくりこむわけである
が、薄膜２０の導電型や不純物密度は基本的に膜
内で均一であるので、例えばＰ型ウエル等を形成
する場合には、改めて不純物選択添加をしなけれ
ばならない。各素子の分離には、選択エツチ等で
薄膜２０を島状領域に分ける必要があり、これに
よる段差が、その後の配線等の加工がしにくいこ
とや、集積密度向上に妨げになる欠点がある。基
板１の溝３の存在は、薄膜２０の膜厚不均一や表
面の凹凸を生じさせる原因ともなるので、半導体
装置製造の観点からは必ずしも望ましいものでは
ない。
的な溝３を形成した断面を示す。溝３の形状は結
晶化する薄膜の結晶方位に依存し、例えば（100）
のときは、矩形やストライプ状の平面形状で、矩
形の断面形状が選ばれる。溝３の幅は通常数μｍ
〜50μｍ程度に、深さは0.1〜1μｍ程度に、フオト
エツチやドライエツチなどで作成される。次に、
第１図ｂの様に、基板１の表面に非晶質シリコン
（ａ−si）や多結晶シリコン（ｐ−si）等の半導
体薄膜２を堆積する。薄膜２の堆積は、PCVD
（Plasma Chemical Vapor Deposition）、MBE
（Molecular Beam Epitaxy）、IBD（Ion Beam
Deposition）、減圧CVD、グロー放電堆積法、
等々、種々の方法によつてなされる。第１図ｂの
様な構造体に対し、次にレーザ、電子線、ランプ
光、ヒーター等を用いた、いわゆるビームアニー
ル法で薄膜２を急速に溶融・再結晶化する。その
際、基板１の溝３が再結晶成長核を安定させる働
きをして、再結晶薄膜２０の結晶方向がそろい、
ガラス基板１上に結晶膜が形成できることになる
（第１図ｃ）。その後、薄膜２０内に、TFT、抵
抗、容量その他の素子をつくりこむわけである
が、薄膜２０の導電型や不純物密度は基本的に膜
内で均一であるので、例えばＰ型ウエル等を形成
する場合には、改めて不純物選択添加をしなけれ
ばならない。各素子の分離には、選択エツチ等で
薄膜２０を島状領域に分ける必要があり、これに
よる段差が、その後の配線等の加工がしにくいこ
とや、集積密度向上に妨げになる欠点がある。基
板１の溝３の存在は、薄膜２０の膜厚不均一や表
面の凹凸を生じさせる原因ともなるので、半導体
装置製造の観点からは必ずしも望ましいものでは
ない。
本発明は、叙上の従来の薄膜結晶化法の問題点
に鑑みなされたものである。
に鑑みなされたものである。
本発明においては、平坦な基板を用い、その上
の第１半導体薄膜を島状にすることにより生じた
段差を、さらに第１薄膜上の第２半導体薄膜の結
晶化に有効に利用するもので、基板の溝は不要で
あること、２種の半導体膜（第１、第２）を利用
できる等の利点がある。
の第１半導体薄膜を島状にすることにより生じた
段差を、さらに第１薄膜上の第２半導体薄膜の結
晶化に有効に利用するもので、基板の溝は不要で
あること、２種の半導体膜（第１、第２）を利用
できる等の利点がある。
以下に、図面を参照して本発明を詳述し、利点
をさらに明らかにしていく。
をさらに明らかにしていく。
第２図には、本発明の一実施例を示す。
第２図ａは平面図であり、ガラス基板１上に、
非晶質または多結晶から成る第１半導体薄膜１２
を島状に残した状態を示す。第１薄膜１２をスト
ライプ状にパターニングした例であるが、矩形
（長方形）またはその組み合わせでもよい。島状
第１半導体薄膜１２の間の幅は１〜50μｍが選ば
れ、特に、将来製作しようとする非晶質または多
結晶から成る第２半導体薄膜の幅から、ひいては
半導体装置の構造から定まるものである。第２図
ａでは、島状第１半導体薄膜１２は規則的に配列
された例を示したが、上記の要求からこの形状は
定まつてくるものである。第１半導体薄膜１２の
厚みは0.05〜2μｍ程度に選ばれるが、これは第２
半導体薄膜の厚み（または半導体装置の半導体層
の要求厚み）の0.5〜２倍程度に定まる。第１半
導体１２として、ａ−siやｐ−siの如き半導体薄
膜は勿論使えるが、これは、Ｐなどをドープすれ
ば配線材料としても用いることができる。第１半
導体薄膜１２の段差部６が、第２半導体薄膜の再
結晶核安定位置になるので、第１半導体薄膜１２
の端面６は基板１の表面と直交している程望まし
い。そのため、島状第１半導体薄膜１２を形成す
るためには、イオンエツチ、反応性イオンエツチ
等、方向性選択エツチが望ましく、これらの方法
によれば、端面６と基板表面とは70°以上にする
ことができる。
非晶質または多結晶から成る第１半導体薄膜１２
を島状に残した状態を示す。第１薄膜１２をスト
ライプ状にパターニングした例であるが、矩形
（長方形）またはその組み合わせでもよい。島状
第１半導体薄膜１２の間の幅は１〜50μｍが選ば
れ、特に、将来製作しようとする非晶質または多
結晶から成る第２半導体薄膜の幅から、ひいては
半導体装置の構造から定まるものである。第２図
ａでは、島状第１半導体薄膜１２は規則的に配列
された例を示したが、上記の要求からこの形状は
定まつてくるものである。第１半導体薄膜１２の
厚みは0.05〜2μｍ程度に選ばれるが、これは第２
半導体薄膜の厚み（または半導体装置の半導体層
の要求厚み）の0.5〜２倍程度に定まる。第１半
導体１２として、ａ−siやｐ−siの如き半導体薄
膜は勿論使えるが、これは、Ｐなどをドープすれ
ば配線材料としても用いることができる。第１半
導体薄膜１２の段差部６が、第２半導体薄膜の再
結晶核安定位置になるので、第１半導体薄膜１２
の端面６は基板１の表面と直交している程望まし
い。そのため、島状第１半導体薄膜１２を形成す
るためには、イオンエツチ、反応性イオンエツチ
等、方向性選択エツチが望ましく、これらの方法
によれば、端面６と基板表面とは70°以上にする
ことができる。
第２図ｂは、第２図ａ（平面図）の基板１に絶
縁膜４を全面堆積した断面である。絶縁膜４は、
酸化硅素、酸化アルミニウム、もしくはそれらの
混合物から成るもので、PCVD、CVD、減圧
CVD、蒸着等衆知の方法で堆積される。絶縁膜
４は、後工程のビームアニールでビームを吸収し
にくく、かつ融点の高いものが望まれ、窒化硅素
などが望ましい。第１半導体薄膜１２の段差によ
り絶縁膜４の表面には溝３が生じることになる。
第２図ｃでは、絶縁膜４の上に第２半導体薄膜２
２を堆積した断面を示す。第２半導体薄膜２２は
ａ−siやｐ−si等であり、必要に応じ不純物が添
加されている。第２半導体薄膜２２の堆積は、
PCVDを初めとした衆知の方法が適用され、0.5
〜1μｍ厚に選ばれる。その後、CWやパルスのレ
ーザー・ビーム、電子ビーム、ランプ光、ヒータ
ー等によるビームアニールがなされ、第２半導体
薄膜２２は急速に溶融・再結晶化して、結晶薄膜
１２２となる（第２図ｄ）。その際、絶縁膜４の
段差部５が成長核安定位置として働き、第２半導
体薄膜２２は粒径の大きな多結晶または（100）
面を主表面にもつ単結晶の結晶薄膜１２２とな
る。ビーム照射を80J／cm2〜100J／cm2の高エネル
ギーで、または第２薄膜２２を薄くして行なえ
ば、薄膜２２は溶融・流動して絶縁膜４の凹部３
にたまり、結晶状の島にすることが可能である
（第２図ｅ）。ビームアニール時の第２薄膜２２の
蒸発防止、またはビーム入射を効率化するためな
どで、第２半導体薄膜２２の表面を窒化膜等の絶
縁物で被うことも有効である。また、最初のビー
ムアニール、もしくは２回目のビームアニールを
行なえば、第１半導体薄膜１２を溶融・再結晶化
することができる。そのとき、絶縁膜４の第１薄
膜１２側端面６が成長核安定位置として働き、第
１半導体薄膜１２も結晶化することができる。第
１半導体薄膜１２に所定の不純物を所定の密度で
添加しておけば、第２結晶化薄膜１２２と異なる
導電型または、密度の半導体領域が絶縁膜４で分
離された形で形成される。第１半導体薄膜１２は
上述の様に、半導体薄膜が使えるわけであるが、
段差を供給するのであるから、段差は一段に限ら
ず、もつと多くしても、本発明は適用できること
も明らかである。半導体装置の構造上、絶縁膜４
の一部に窓を明けた方が、後工程に有利な場合に
も、本発明は適用される。
縁膜４を全面堆積した断面である。絶縁膜４は、
酸化硅素、酸化アルミニウム、もしくはそれらの
混合物から成るもので、PCVD、CVD、減圧
CVD、蒸着等衆知の方法で堆積される。絶縁膜
４は、後工程のビームアニールでビームを吸収し
にくく、かつ融点の高いものが望まれ、窒化硅素
などが望ましい。第１半導体薄膜１２の段差によ
り絶縁膜４の表面には溝３が生じることになる。
第２図ｃでは、絶縁膜４の上に第２半導体薄膜２
２を堆積した断面を示す。第２半導体薄膜２２は
ａ−siやｐ−si等であり、必要に応じ不純物が添
加されている。第２半導体薄膜２２の堆積は、
PCVDを初めとした衆知の方法が適用され、0.5
〜1μｍ厚に選ばれる。その後、CWやパルスのレ
ーザー・ビーム、電子ビーム、ランプ光、ヒータ
ー等によるビームアニールがなされ、第２半導体
薄膜２２は急速に溶融・再結晶化して、結晶薄膜
１２２となる（第２図ｄ）。その際、絶縁膜４の
段差部５が成長核安定位置として働き、第２半導
体薄膜２２は粒径の大きな多結晶または（100）
面を主表面にもつ単結晶の結晶薄膜１２２とな
る。ビーム照射を80J／cm2〜100J／cm2の高エネル
ギーで、または第２薄膜２２を薄くして行なえ
ば、薄膜２２は溶融・流動して絶縁膜４の凹部３
にたまり、結晶状の島にすることが可能である
（第２図ｅ）。ビームアニール時の第２薄膜２２の
蒸発防止、またはビーム入射を効率化するためな
どで、第２半導体薄膜２２の表面を窒化膜等の絶
縁物で被うことも有効である。また、最初のビー
ムアニール、もしくは２回目のビームアニールを
行なえば、第１半導体薄膜１２を溶融・再結晶化
することができる。そのとき、絶縁膜４の第１薄
膜１２側端面６が成長核安定位置として働き、第
１半導体薄膜１２も結晶化することができる。第
１半導体薄膜１２に所定の不純物を所定の密度で
添加しておけば、第２結晶化薄膜１２２と異なる
導電型または、密度の半導体領域が絶縁膜４で分
離された形で形成される。第１半導体薄膜１２は
上述の様に、半導体薄膜が使えるわけであるが、
段差を供給するのであるから、段差は一段に限ら
ず、もつと多くしても、本発明は適用できること
も明らかである。半導体装置の構造上、絶縁膜４
の一部に窓を明けた方が、後工程に有利な場合に
も、本発明は適用される。
以上の工程の後、第２結晶化薄膜１２２（場合
によれば第１結晶化薄膜１２）にTFTなど半導
体素子を作り込む工程がなされる。通常のモノリ
シツクICとほぼ同様な工程が適用されるので、
特に説明は行なわない。
によれば第１結晶化薄膜１２）にTFTなど半導
体素子を作り込む工程がなされる。通常のモノリ
シツクICとほぼ同様な工程が適用されるので、
特に説明は行なわない。
第３図及び第４図には、本発明の製造方法によ
る薄膜半導体装置の構造例を示す。第３図は、第
２図ｄの工程の後TFTを製作した例である。第
１半導体薄膜１２は、導電性のｐ−siやａ−si膜
であり、２つのTFT TrAとTrBのゲート電極１
２ａ、１２ｂとして用いられ、それ以外の部分１
２ｃは、例えば配線の一部となつている。絶縁膜
４の一部は、それぞれのTFTのゲート絶縁膜４
ａ、４ｂとして機能している。第２半導体薄膜
（結晶化）１２２には、TFT TrA、TrBのチヤ
ンネル領域１２２ａ、１２２ｂ、ソース領域２２
２ａ、２２２ｂ、ドレイン領域３２２ａ、３２２
ｂがつくりこまれている。さらに、TrAとTrB
は、第２半導体薄膜１２２の一部を除去してでき
た凹部７によつて分離されている例を示した。第
２半導体薄膜１２２の表面は、sio2などの絶縁膜
１４で被われ、各コンタクト部にソース電極２３
ａ、２３ｂ、ドレイン電極２４ａ、２４ｂ等が形
成されている。TrA、TrBは、同一導電型チヤ
ンネルを有す場合を示したが、一方を逆導電型チ
ヤンネルにすることもできるのは、明らかなこと
である。
る薄膜半導体装置の構造例を示す。第３図は、第
２図ｄの工程の後TFTを製作した例である。第
１半導体薄膜１２は、導電性のｐ−siやａ−si膜
であり、２つのTFT TrAとTrBのゲート電極１
２ａ、１２ｂとして用いられ、それ以外の部分１
２ｃは、例えば配線の一部となつている。絶縁膜
４の一部は、それぞれのTFTのゲート絶縁膜４
ａ、４ｂとして機能している。第２半導体薄膜
（結晶化）１２２には、TFT TrA、TrBのチヤ
ンネル領域１２２ａ、１２２ｂ、ソース領域２２
２ａ、２２２ｂ、ドレイン領域３２２ａ、３２２
ｂがつくりこまれている。さらに、TrAとTrB
は、第２半導体薄膜１２２の一部を除去してでき
た凹部７によつて分離されている例を示した。第
２半導体薄膜１２２の表面は、sio2などの絶縁膜
１４で被われ、各コンタクト部にソース電極２３
ａ、２３ｂ、ドレイン電極２４ａ、２４ｂ等が形
成されている。TrA、TrBは、同一導電型チヤ
ンネルを有す場合を示したが、一方を逆導電型チ
ヤンネルにすることもできるのは、明らかなこと
である。
第４図は、第２図ｅ（または第２図ｄの工程後、
第２半導体薄膜１２２の一部を除いた）の工程
後、第１半導体薄膜１２と第２半導体薄膜１２２
（半導体膜）のそれぞれに、TFT Tr1、Tr2をつ
くりこんだ例である。Tr1とTr2は、絶縁膜４で
分離され、それぞれチヤンネル領域１１２，１２
２，ソース領域２１２，２２２，ドレイン領域３
１２，３２２，ゲート電極１６，２６，ゲート絶
縁膜１４，２４，ソース電極１３，２３，及びド
レイン電極１５，２５から成つている。第１半導
体薄膜１２と第２半導体薄膜１２２の導電型を異
ならせておけば、チヤンネルカツト（分離）を絶
縁物４でなされた相捕型MOSトランジスタが可
能となる。この構造例では、絶縁物分離ができる
ため、集積密度向上に有利である。
第２半導体薄膜１２２の一部を除いた）の工程
後、第１半導体薄膜１２と第２半導体薄膜１２２
（半導体膜）のそれぞれに、TFT Tr1、Tr2をつ
くりこんだ例である。Tr1とTr2は、絶縁膜４で
分離され、それぞれチヤンネル領域１１２，１２
２，ソース領域２１２，２２２，ドレイン領域３
１２，３２２，ゲート電極１６，２６，ゲート絶
縁膜１４，２４，ソース電極１３，２３，及びド
レイン電極１５，２５から成つている。第１半導
体薄膜１２と第２半導体薄膜１２２の導電型を異
ならせておけば、チヤンネルカツト（分離）を絶
縁物４でなされた相捕型MOSトランジスタが可
能となる。この構造例では、絶縁物分離ができる
ため、集積密度向上に有利である。
以上のように、本発明による製造方法によれ
ば、 () 配線や電極または素子の半導体領域等の一
部として、第１半導体薄膜１２が利用できるこ
と、 () 素子相互の分離には、従来法の凹部分離や
他の分離の他に、絶縁膜４が利用できること、 () １回もしくは数回のビームアニールによつ
てＮウエルとＰウエルがほぼ同一平面に得られ
ること、 などの利点の他に、 () 平坦な基板１が使え、しかも結晶化薄膜が
得やすい という大きな利点を有する。
ば、 () 配線や電極または素子の半導体領域等の一
部として、第１半導体薄膜１２が利用できるこ
と、 () 素子相互の分離には、従来法の凹部分離や
他の分離の他に、絶縁膜４が利用できること、 () １回もしくは数回のビームアニールによつ
てＮウエルとＰウエルがほぼ同一平面に得られ
ること、 などの利点の他に、 () 平坦な基板１が使え、しかも結晶化薄膜が
得やすい という大きな利点を有する。
そのため、上に何段も積み重ねる３次元集積回
路に適用されて、大きな効果を生じるものであ
る。即ち、第１層目のICの段差が第２層目ICの、
第２層目ICの段差が第３層目ICの半導体薄膜の
結晶化に利用できるというものである。
路に適用されて、大きな効果を生じるものであ
る。即ち、第１層目のICの段差が第２層目ICの、
第２層目ICの段差が第３層目ICの半導体薄膜の
結晶化に利用できるというものである。
具体例においては、基板１としてガラスを例に
とつたが、絶縁物コートされたsiウエハや金属
（例えばSUS）ウエハ、サフアイアやスピネル、
セラミツクス等々のものが使える。また、半導体
薄膜もsiに限らず、GaAs等の―または―
化合物半導体に適用される。
とつたが、絶縁物コートされたsiウエハや金属
（例えばSUS）ウエハ、サフアイアやスピネル、
セラミツクス等々のものが使える。また、半導体
薄膜もsiに限らず、GaAs等の―または―
化合物半導体に適用される。
第１図ａ〜ｃは、従来法であるグラフオエピタ
キシーについて説明するための断面図、第２図ａ
〜ｅは、本発明による製造工程例を説明するため
の図で、第２図ａは平面図、第２図ｂ〜ｅは断面
図であり、第３図及び第４図は、本発明を適用し
て製造される薄膜半導体装置の断面構造例であ
る。 １……基板、２……半導体薄膜、３……溝、４
……絶縁膜、５，６……段差端面、１２……第１
半導体薄膜、２２……第２半導体薄膜、１２２，
２０……結晶化薄膜。
キシーについて説明するための断面図、第２図ａ
〜ｅは、本発明による製造工程例を説明するため
の図で、第２図ａは平面図、第２図ｂ〜ｅは断面
図であり、第３図及び第４図は、本発明を適用し
て製造される薄膜半導体装置の断面構造例であ
る。 １……基板、２……半導体薄膜、３……溝、４
……絶縁膜、５，６……段差端面、１２……第１
半導体薄膜、２２……第２半導体薄膜、１２２，
２０……結晶化薄膜。
Claims (1)
- 【特許請求の範囲】 １ 断面形状が矩形状で島状の非晶質または多結
晶から成る第１の半導体薄膜を、表面が絶縁膜か
ら成る基板上に複数個設ける工程と、 上記基板表面に絶縁物を堆積して凹凸状の絶縁
被膜を形成する工程と、 上記絶縁被膜上に非晶質または多結晶から成る
第２の半導体薄膜を堆積する工程と、 上記第２の半導体薄膜表面にビームを照射し、
上記第１の半導体薄膜と第２の半導体薄膜を溶
融・再結晶化する工程と、 少なくとも上記第２の半導体薄膜にトランジス
タを作り込む工程とから成る薄膜半導体装置の製
造方法。 ２ 結晶化した第１の半導体薄膜にトランジスタ
を作り込む工程を含む特許請求の範囲第１項記載
の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000338A JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000338A JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125663A JPS59125663A (ja) | 1984-07-20 |
| JPH0445975B2 true JPH0445975B2 (ja) | 1992-07-28 |
Family
ID=11471090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000338A Granted JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125663A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509708B2 (ja) * | 1989-09-07 | 1996-06-26 | 株式会社東芝 | Ｓｏｉ型半導体装置及びその製造方法 |
| JP4011344B2 (ja) | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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-
1983
- 1983-01-05 JP JP58000338A patent/JPS59125663A/ja active Granted
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| Publication number | Publication date |
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| JPS59125663A (ja) | 1984-07-20 |
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