JPH0446044B2 - - Google Patents
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- JPH0446044B2 JPH0446044B2 JP62292102A JP29210287A JPH0446044B2 JP H0446044 B2 JPH0446044 B2 JP H0446044B2 JP 62292102 A JP62292102 A JP 62292102A JP 29210287 A JP29210287 A JP 29210287A JP H0446044 B2 JPH0446044 B2 JP H0446044B2
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- signal
- frequency
- reference frequency
- circuit
- speed
- Prior art date
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B61—RAILWAYS
- B61L—GUIDING RAILWAY TRAFFIC; ENSURING THE SAFETY OF RAILWAY TRAFFIC
- B61L15/00—Indicators provided on the vehicle or train for signalling purposes
- B61L15/0062—On-board target speed calculation or supervision
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B61—RAILWAYS
- B61L—GUIDING RAILWAY TRAFFIC; ENSURING THE SAFETY OF RAILWAY TRAFFIC
- B61L3/00—Devices along the route for controlling devices on the vehicle or train, e.g. to release brake or to operate a warning signal
- B61L3/02—Devices along the route for controlling devices on the vehicle or train, e.g. to release brake or to operate a warning signal at selected places along the route, e.g. intermittent control simultaneous mechanical and electrical control
- B61L3/08—Devices along the route for controlling devices on the vehicle or train, e.g. to release brake or to operate a warning signal at selected places along the route, e.g. intermittent control simultaneous mechanical and electrical control controlling electrically
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/72—Electric energy management in electromobility
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は、自動列車制御装置（以下ATC装置
と呼ぶ）の改良に関する。
と呼ぶ）の改良に関する。
＜従来の技術＞
ATC装置は、鉄道列車の運行状況や線路状況
に応じて変化する所定の制限速度内に列車の走行
速度を抑えるもので、その性質上、高度のフエイ
ルセーフ性が要求される。
に応じて変化する所定の制限速度内に列車の走行
速度を抑えるもので、その性質上、高度のフエイ
ルセーフ性が要求される。
従来のATC装置は、軌道側から送信される周
波数変調されたATC信号を受信し、この信号の
表わすATC制御速度を判別する受信部と、この
制限速度と速度発電機と検出された車速とを比較
し、車速が制限速度を越えたときATCブレーキ
指令を発する速度照査部とから構成されている。
受信部のフエイルセーフ性は、周波数変調された
ATC信号を復調して搬送周波数を除去し、周波
数識別機能により、制限速度を判別する。この周
波数識別機能に異常を生じさせないために、３組
の受信器で受信してそれらの多数決（2out of3）
を取る。また、周波数の識別効果においては、そ
れより下位の出力がすべて生じたことを条件にそ
の制限速度であることを出力している。例えば、
30Km／ｈ、45Km／ｈの出力が共にに生じたとき制
限速度を45Km／ｈとし、30Km／ｈ、45Km／ｈおよ
び60Km／ｈの出力が生じたときのみ制限速度を60
Km／ｈと判断するのである。更に、アナログ回路
で構成されるため、その構成部品１ケ１ケについ
てどれが壊れても、必ず制限速度が低位側となる
ことを確認することによつて、受信部のフエイル
セーフを図つている。
波数変調されたATC信号を受信し、この信号の
表わすATC制御速度を判別する受信部と、この
制限速度と速度発電機と検出された車速とを比較
し、車速が制限速度を越えたときATCブレーキ
指令を発する速度照査部とから構成されている。
受信部のフエイルセーフ性は、周波数変調された
ATC信号を復調して搬送周波数を除去し、周波
数識別機能により、制限速度を判別する。この周
波数識別機能に異常を生じさせないために、３組
の受信器で受信してそれらの多数決（2out of3）
を取る。また、周波数の識別効果においては、そ
れより下位の出力がすべて生じたことを条件にそ
の制限速度であることを出力している。例えば、
30Km／ｈ、45Km／ｈの出力が共にに生じたとき制
限速度を45Km／ｈとし、30Km／ｈ、45Km／ｈおよ
び60Km／ｈの出力が生じたときのみ制限速度を60
Km／ｈと判断するのである。更に、アナログ回路
で構成されるため、その構成部品１ケ１ケについ
てどれが壊れても、必ず制限速度が低位側となる
ことを確認することによつて、受信部のフエイル
セーフを図つている。
＜発明が解決しようとする問題点＞
このように従来のATCの受信部は、アナログ
回路で構成されているため、高度のフエイルセイ
フを実現しているが、部品数、大きさ、重量、消
費電力等が大きいという問題点があつた。
回路で構成されているため、高度のフエイルセイ
フを実現しているが、部品数、大きさ、重量、消
費電力等が大きいという問題点があつた。
また、この欠点を解決するためデイジタルIC
化して小型化を図ることが考えられるが、例え
ば、デイジタルICにおける故障は、入出力端子
が“０”または“１”に固定する縮退故障が仮定
されており、ICの出力レベルが“０”または
“１”に、時により変化する不確定故障、あるい
は、ICパツケージ内部に故障が発生し、機能が
変化するような故障は考慮されていない。また、
外来サージ電圧等による複数個の部品の故障、あ
るいは、異物混入による線間短絡等も考慮されて
いない。通常このような故障は起こりえない。ま
た、殆ど起こり得ないものであるが、しかし一方
大事故もまた起こり得ないと考えられている事態
が発生したとき、あるいは、故障が偶然重なつた
ときに発生することもよく知られている。
化して小型化を図ることが考えられるが、例え
ば、デイジタルICにおける故障は、入出力端子
が“０”または“１”に固定する縮退故障が仮定
されており、ICの出力レベルが“０”または
“１”に、時により変化する不確定故障、あるい
は、ICパツケージ内部に故障が発生し、機能が
変化するような故障は考慮されていない。また、
外来サージ電圧等による複数個の部品の故障、あ
るいは、異物混入による線間短絡等も考慮されて
いない。通常このような故障は起こりえない。ま
た、殆ど起こり得ないものであるが、しかし一方
大事故もまた起こり得ないと考えられている事態
が発生したとき、あるいは、故障が偶然重なつた
ときに発生することもよく知られている。
本発明の目的は、フエイルセイフ性を確保しつ
つ、IC化しうるATC受信器を提供することにあ
る。
つ、IC化しうるATC受信器を提供することにあ
る。
＜問題点を解決するための手段＞
上記目的を達成するために、地上側より与えら
れる周波数変調された制限速度信号を受信し、列
車速度が制限速度を超えたときブレーキ信号を出
力し、列車を制限速度以下で走行させる自動列車
制御装置の受信器として、参照用周波数発生手段
２０と、故障診断手段５０８と、周波数比較手段
３０とを備え、 参照用周波数発生手段２０は、複数の参照周波
数信号をパルスとして１演算周期内に時分割に発
生するものであり、 故障診断手段５０８は、参照用周波数発生手段
２０の故障を診断するものであり、 周波数比較手段３０は、制限速度信号と参照周
波数信号とを入力し、１演算周期内で、複数の参
照周波数信号と制限速度信号とを時分割で比較す
る手段である。
れる周波数変調された制限速度信号を受信し、列
車速度が制限速度を超えたときブレーキ信号を出
力し、列車を制限速度以下で走行させる自動列車
制御装置の受信器として、参照用周波数発生手段
２０と、故障診断手段５０８と、周波数比較手段
３０とを備え、 参照用周波数発生手段２０は、複数の参照周波
数信号をパルスとして１演算周期内に時分割に発
生するものであり、 故障診断手段５０８は、参照用周波数発生手段
２０の故障を診断するものであり、 周波数比較手段３０は、制限速度信号と参照周
波数信号とを入力し、１演算周期内で、複数の参
照周波数信号と制限速度信号とを時分割で比較す
る手段である。
＜作用＞
周波数比較手段３０の構成をデイジタル化容易
な時分割で比較するものとし、また、高速化のた
め全ての参照用周波数との比較を１演算周期内で
行うように構成したので、容易にデイジタル化す
ることができ、従つて、IC化も容易になる。
な時分割で比較するものとし、また、高速化のた
め全ての参照用周波数との比較を１演算周期内で
行うように構成したので、容易にデイジタル化す
ることができ、従つて、IC化も容易になる。
また、参照用周波数発生手段２０の故障の有無
を故障診断手段によつて常に監視しているので故
障時の対策がとりやすくフエイルセイフ性が確保
される。
を故障診断手段によつて常に監視しているので故
障時の対策がとりやすくフエイルセイフ性が確保
される。
＜実施例＞
次に本発明の実施例を図面により詳細に説明す
る。第１図は本発明の一実施例を示すATC装置
１００の構成図である。第１図において、１は受
電器、２はATC信号復調回路、３は速度発電機、
４は波形整形回路、５は論理演算を行なう演算部
LSI、６はパラメータ設定用ROM、７は出力増
巾回路である。受電器１で軌道回路から受電した
ATC信号は、復調回路２において復調され、制
限速度を識別するための周波数信号として演算部
LSI５に入力される。一方、速度発電機３からの
速度信号は、波形整形回路４で波形整形及びレベ
ル変換され、速度パルスとして同様に演算部LSI
５に入力される。演算部LSI５では、まずATC信
号をROM６内のパラメータと逐次比較し、複数
の制限速度のいずれが指定されているかを判定し
た後、この指定制限速度に比例した基準パターン
をROM６内のもうひとつのパラメータを用いて
発生し、この基準パターンと速度パルスを比較し
て、車速が制限速度を越えているか否かを判定
し、その結果に応じて出力増巾回路７を介してブ
レーキ信号を出力する。
る。第１図は本発明の一実施例を示すATC装置
１００の構成図である。第１図において、１は受
電器、２はATC信号復調回路、３は速度発電機、
４は波形整形回路、５は論理演算を行なう演算部
LSI、６はパラメータ設定用ROM、７は出力増
巾回路である。受電器１で軌道回路から受電した
ATC信号は、復調回路２において復調され、制
限速度を識別するための周波数信号として演算部
LSI５に入力される。一方、速度発電機３からの
速度信号は、波形整形回路４で波形整形及びレベ
ル変換され、速度パルスとして同様に演算部LSI
５に入力される。演算部LSI５では、まずATC信
号をROM６内のパラメータと逐次比較し、複数
の制限速度のいずれが指定されているかを判定し
た後、この指定制限速度に比例した基準パターン
をROM６内のもうひとつのパラメータを用いて
発生し、この基準パターンと速度パルスを比較し
て、車速が制限速度を越えているか否かを判定
し、その結果に応じて出力増巾回路７を介してブ
レーキ信号を出力する。
ここで、当実施例の理解を助けるために、原理
説明を行つておく。
説明を行つておく。
ATC装置に入力される地上からの速度上限指
令や車速を検出する速度発電機出力はいずれも周
波数信号である。
令や車速を検出する速度発電機出力はいずれも周
波数信号である。
これらを弁別する為に比較用の周波数信号、即
ち比較用パターンを作成する必要があるが例えば
メモリ部に直接パターンを記録してこれを順次出
力するという方法は実際に入手可能なメモリ装置
ではメモリ容量の点で不可能である。
ち比較用パターンを作成する必要があるが例えば
メモリ部に直接パターンを記録してこれを順次出
力するという方法は実際に入手可能なメモリ装置
ではメモリ容量の点で不可能である。
そこで、メモリ部には該当周波数を数値化して
記録しておき、この数値を変換部で周波数信号に
変換し、その後比較部で信号や速度の周波数信号
と比較する。
記録しておき、この数値を変換部で周波数信号に
変換し、その後比較部で信号や速度の周波数信号
と比較する。
第２図において、１ビツト全加算器９０２は各
各１ビツトのデータであるＡ，Ｂ，Ｃ入力に対し
て、 Ａ＋Ｂ＋Ｃ の２進演算を実行する。その結果は最大２桁の２
進数となるが、その下位ビツトをΣ、上位ビツト
をキヤリー信号としてCrから出力する。
各１ビツトのデータであるＡ，Ｂ，Ｃ入力に対し
て、 Ａ＋Ｂ＋Ｃ の２進演算を実行する。その結果は最大２桁の２
進数となるが、その下位ビツトをΣ、上位ビツト
をキヤリー信号としてCrから出力する。
この真理値表を第３図に示す。
今、説明の簡単の為メモリ部のデータ長及びシ
フトレジスタ長を４ビツトとし、仮に最上位ビツ
ト（MSB）から順に、（0011）2、但し、(a)oは、
ａがｎ進数であることを表わすものとする。
フトレジスタ長を４ビツトとし、仮に最上位ビツ
ト（MSB）から順に、（0011）2、但し、(a)oは、
ａがｎ進数であることを表わすものとする。
このデータがクロツク信号９０５により最下位
ビツト（LSB）から順に全加算器に与えられる。
ビツト（LSB）から順に全加算器に与えられる。
ここでシフトレジスタ９０３の初期の内容が、
（0000）2
であつたとすると、データがLSBからMSBまで
４ビツトの４回入力された結果、シフトレジスタ
９０３の内容は第１回目の加算で （0000）2＋（0011）2＝（0011）2 に増加し第２図の状態となる。
４ビツトの４回入力された結果、シフトレジスタ
９０３の内容は第１回目の加算で （0000）2＋（0011）2＝（0011）2 に増加し第２図の状態となる。
更にクロツク信号を加えると、
（0011）2＋（0011）2＝（0011）2
（0110）2＋（0011）2＝（1001）2
〓 〓
の様に順次増加していく。各ビツトの桁上り分は
キヤリー保持回路９０４で一時的に保持され、次
の上位ビツトの加算時にクロツク信号９０５で位
相を合せて出力する。
キヤリー保持回路９０４で一時的に保持され、次
の上位ビツトの加算時にクロツク信号９０５で位
相を合せて出力する。
シフトレジスタ９０３の内容が更に増えて
（1111）2となり第６回目加算で （1111）2＋（0011）2＝（10010）2 になるとMSBの演算時に下から５ビツト目に
「１」が生じたことを示すキヤリー信号が初めて
生ずる。ここでクロツク信号を分周回路９０９で
４分の１に分周して選択信号９０７を作り、選択
回路９０６で、クロツク信号の４回のうち１回到
来するMSB演算時のキヤリー信号のみを取り出
す様にしておけば出力信号９０８は最初のクロツ
クから24クロツク目に初めて「１」になる。
（1111）2となり第６回目加算で （1111）2＋（0011）2＝（10010）2 になるとMSBの演算時に下から５ビツト目に
「１」が生じたことを示すキヤリー信号が初めて
生ずる。ここでクロツク信号を分周回路９０９で
４分の１に分周して選択信号９０７を作り、選択
回路９０６で、クロツク信号の４回のうち１回到
来するMSB演算時のキヤリー信号のみを取り出
す様にしておけば出力信号９０８は最初のクロツ
クから24クロツク目に初めて「１」になる。
又、シフトレジスタ９０３は（0010）2となり次
の加算に備える。
の加算に備える。
以上の動作で明らかな様に、メモリ部のデータ
値を大きくすればMSBのキヤリー発生頻度、即
ち出力信号９０８の周波数が上り、小さくすれば
下るという関係が得られ、メモリ９０１に記憶さ
れたパラメータデータ値に応じて比較パターンの
周波数を切換えることが可能になる。
値を大きくすればMSBのキヤリー発生頻度、即
ち出力信号９０８の周波数が上り、小さくすれば
下るという関係が得られ、メモリ９０１に記憶さ
れたパラメータデータ値に応じて比較パターンの
周波数を切換えることが可能になる。
ATCの機能を得るには上で述べた原理により、
多数の周波数信号を次々に作り出し入力信号との
比較を行なう必要がある。
多数の周波数信号を次々に作り出し入力信号との
比較を行なう必要がある。
ところが実際に用いられているATC信号（速
度上限指令）の周波数は10〜100Hz程度であり、
仮に10Hzを比較パターン９Hzと比較すると、その
判定結果が出るまでに１秒以上を要する為、メモ
リ部のデータを変換して入力と比較しその結果を
得て次のデータを出す、という手順では全判定結
果が出るまでに数秒以上かかり、最悪の場合、列
車が速度上限を越えた地点から数百ｍも減速しな
いで通過し危険である。（通常、ATC信号段数は
４〜10あるので順次比較方式ではこの位時間がか
かる。） この様なことを防止し、全比較結果を速かに得
るには全信号を並列的且連続的に照査する必要が
ある。
度上限指令）の周波数は10〜100Hz程度であり、
仮に10Hzを比較パターン９Hzと比較すると、その
判定結果が出るまでに１秒以上を要する為、メモ
リ部のデータを変換して入力と比較しその結果を
得て次のデータを出す、という手順では全判定結
果が出るまでに数秒以上かかり、最悪の場合、列
車が速度上限を越えた地点から数百ｍも減速しな
いで通過し危険である。（通常、ATC信号段数は
４〜10あるので順次比較方式ではこの位時間がか
かる。） この様なことを防止し、全比較結果を速かに得
るには全信号を並列的且連続的に照査する必要が
ある。
しかし並換部を多数設置して、全てのATC信
号比較周波数を同時に発生させる方式では回路規
模が大きくなり、また個別の変換部の故障発見が
困難になる為、ATCにおいて最も重要な故障時
のフエイルセーフ性を得ることができない。
号比較周波数を同時に発生させる方式では回路規
模が大きくなり、また個別の変換部の故障発見が
困難になる為、ATCにおいて最も重要な故障時
のフエイルセーフ性を得ることができない。
上述の様にATCでは、ATC信号周波数判定の
速応性と故障発見の機能が必要であり、これらを
満足する方法の一つにリング演算方式がある。
速応性と故障発見の機能が必要であり、これらを
満足する方法の一つにリング演算方式がある。
リング演算方式の概念を第４図にて説明する。
ここで第２図で述べた、単一の比較パターンを発
生する手順を、演算ステージと呼ぶことにする。
一つの演算ステージは第２図の場合、４ビツトで
構成されている。
ここで第２図で述べた、単一の比較パターンを発
生する手順を、演算ステージと呼ぶことにする。
一つの演算ステージは第２図の場合、４ビツトで
構成されている。
リング演算とは各種の比較パターンを発生する
複数個の演算ステージを第４図の如くリング状に
並べたことからつけられた名称でクロツク信号に
同期して演算ステージ環を１ビツトずつ回転させ
ながら変換器９１０で入力データ列と加算を行な
つて各演算ステージのMSBの加算の桁上げの有
無を出力信号９０８として順次取り出す方式であ
る。
複数個の演算ステージを第４図の如くリング状に
並べたことからつけられた名称でクロツク信号に
同期して演算ステージ環を１ビツトずつ回転させ
ながら変換器９１０で入力データ列と加算を行な
つて各演算ステージのMSBの加算の桁上げの有
無を出力信号９０８として順次取り出す方式であ
る。
具体的回路構成は第５図に示す如く第２図にお
いてシフトレジスタ９０３の長さが、全演算ステ
ージを直列にしたビツト数のもので、メモリ部９
０１にデータ列も演算ステージの回転順に対応し
た配列とする。
いてシフトレジスタ９０３の長さが、全演算ステ
ージを直列にしたビツト数のもので、メモリ部９
０１にデータ列も演算ステージの回転順に対応し
た配列とする。
メモリ部９０１のアドレス信号もリングの回転
に同期して巡回的に与える。
に同期して巡回的に与える。
演算ステージ番号を順にI0，I1，I2，…Ik…Io、
全演算ステージの一順する時間を演算周期Ｔとし
て、出力信号９０８の様子を第６図に示す。第２
図の場合、出力信号９０８は１演算周期に単一の
比較パターンであつたがリング演算の場合、各演
算ステージの比較パターンが１演算周期中に並ぶ
ため第６図下部に示す様な波形となる。
全演算ステージの一順する時間を演算周期Ｔとし
て、出力信号９０８の様子を第６図に示す。第２
図の場合、出力信号９０８は１演算周期に単一の
比較パターンであつたがリング演算の場合、各演
算ステージの比較パターンが１演算周期中に並ぶ
ため第６図下部に示す様な波形となる。
しかし、演算ステージ別に見ると図に示す如
く、各演算ステージに必要な比較パターン周波数
を有するパルス列が発生されている。
く、各演算ステージに必要な比較パターン周波数
を有するパルス列が発生されている。
従つて後段の比較部においては出力信号８を演
算ステージ毎に分離して入力周波数信号と比較す
ればよい。
算ステージ毎に分離して入力周波数信号と比較す
ればよい。
この様に単一の変換部により全ての演算を行な
う構成では、回路の任意の部分が故障しても、直
ちに全演算結果に演響が及ぶので本質的に故障検
出が容易である。
う構成では、回路の任意の部分が故障しても、直
ちに全演算結果に演響が及ぶので本質的に故障検
出が容易である。
しかし、故障検出回路を演算データの流れから
独立させると、それ自体の故障は検出できず、フ
エイルセーフ性が得られない。
独立させると、それ自体の故障は検出できず、フ
エイルセーフ性が得られない。
この問題の解決手段として次の方法がある。
即ち、リング状に並んだ演算ステージの一つを
故障検出演算を用いて、この演算ステージで発生
するパターンが正常時と故障時で異なる様にす
る。正常時のパターンが特定の交番信号、故障時
は直流信号としておき、このパターン信号を増幅
しトランス結合を介して電磁リレーを駆動してお
けば故障表示を確実に行なうことができる。
故障検出演算を用いて、この演算ステージで発生
するパターンが正常時と故障時で異なる様にす
る。正常時のパターンが特定の交番信号、故障時
は直流信号としておき、このパターン信号を増幅
しトランス結合を介して電磁リレーを駆動してお
けば故障表示を確実に行なうことができる。
更にこのパターン生成に回路の全ての部分が寄
与する如く構成すれば、任意の一部分が故障して
も必ず故障表示が行なわれフエイルセーフ性を得
ることができる。
与する如く構成すれば、任意の一部分が故障して
も必ず故障表示が行なわれフエイルセーフ性を得
ることができる。
以上が、これから説明する本発明の一実施例の
動作原理である。後述する周波数信号発生回路５
０７および周波数比較回路５１３は、第５図に示
したような構成で、一挙に構成できる。もちろ
ん、その両者に夫々この構成を用いることも、そ
の片方のみにこの構成を用い他方の形の形式の回
路構成で実現することができることは言うまでも
ない。
動作原理である。後述する周波数信号発生回路５
０７および周波数比較回路５１３は、第５図に示
したような構成で、一挙に構成できる。もちろ
ん、その両者に夫々この構成を用いることも、そ
の片方のみにこの構成を用い他方の形の形式の回
路構成で実現することができることは言うまでも
ない。
第７図は第１図の演算部LSI５及びROM６の
構成の１実施例を示す図、第８図はROM６のデ
ータ構成の１実施例を示す図である。第７図Ａに
おいて、６はパラメータ設定用ROM、５０１は
クロツク発生回路、５０２はROM６のアドレス
発生回路、５０３は演算部LSI５内各部の動作タ
イミングを制御するタイミング制御回路、５０４
および５０５はROM６から入力されたパラメー
タを遅延させるための第１及び第２の入力データ
バツフア回路、５０６はROM６から入力された
データを選択的に周波数パターン発生回路５０７
に入力するためのゲート回路、５０７はROM６
から読出されたパラメータを周波数信号に変換す
る周波数信号発生回路、５０８は前記周波数信号
発生回路に入力されるパラメータをパリテイチエ
ツクする故障診断手段、５０９および５１０は速
度パルスを内部回路に同期させて取込む第１及び
第２の速度信号同期回路、５１１は同様にATC
信号を同期化するATC信号同期回路、５１２は
信号入力を選択的に比較回路５１３へ入力するた
めの信号入力制御回路、５１３は周波数を比較す
る周波数比較回路、５１４は前記周波数比較回路
５１３の比較結果を論理的に編集して出力する出
力論理回路、５１５は周波数信号発生回路５０７
の出力を外部に取出す周波数信号出力回路、５１
６〜５１９はROM６のパラメータを演算部LSI
５に入力するためのROMパラメータ入力ポー
ト、５２０はROMパラメータ入力ポート５１８
から入力されるROMパラメータをサイクリツク
符号チエツク（以下CRCチエツク、このために
データに付加される符号をCRCコードと称す））
を行なうためのCRCチエツク回路、５２１は第
１及び第２の入力データバツフア回路の動作タイ
ミングを制御するクロツク制御回路である。
構成の１実施例を示す図、第８図はROM６のデ
ータ構成の１実施例を示す図である。第７図Ａに
おいて、６はパラメータ設定用ROM、５０１は
クロツク発生回路、５０２はROM６のアドレス
発生回路、５０３は演算部LSI５内各部の動作タ
イミングを制御するタイミング制御回路、５０４
および５０５はROM６から入力されたパラメー
タを遅延させるための第１及び第２の入力データ
バツフア回路、５０６はROM６から入力された
データを選択的に周波数パターン発生回路５０７
に入力するためのゲート回路、５０７はROM６
から読出されたパラメータを周波数信号に変換す
る周波数信号発生回路、５０８は前記周波数信号
発生回路に入力されるパラメータをパリテイチエ
ツクする故障診断手段、５０９および５１０は速
度パルスを内部回路に同期させて取込む第１及び
第２の速度信号同期回路、５１１は同様にATC
信号を同期化するATC信号同期回路、５１２は
信号入力を選択的に比較回路５１３へ入力するた
めの信号入力制御回路、５１３は周波数を比較す
る周波数比較回路、５１４は前記周波数比較回路
５１３の比較結果を論理的に編集して出力する出
力論理回路、５１５は周波数信号発生回路５０７
の出力を外部に取出す周波数信号出力回路、５１
６〜５１９はROM６のパラメータを演算部LSI
５に入力するためのROMパラメータ入力ポー
ト、５２０はROMパラメータ入力ポート５１８
から入力されるROMパラメータをサイクリツク
符号チエツク（以下CRCチエツク、このために
データに付加される符号をCRCコードと称す））
を行なうためのCRCチエツク回路、５２１は第
１及び第２の入力データバツフア回路の動作タイ
ミングを制御するクロツク制御回路である。
なお、８はクロツク発生回路５０１のクロツク
周波数を規制する水晶振動子である。同図Ｂは
ROM６と演算部LSI５の間の接続を詳細に示し
たもので、ROMデータ入力ポート５１７へは、
車輪径設定用のロータリースイツチ９を介して、
D0〜D7のうち任意のビツトのROMデータが入力
される。ROM６に記憶したパラメータの構成を
第８図に示す。I0〜I15は演算ステージに対応する
ROMアドレスで、ROMパラメータはビツトシ
リアルに取出すようにアドレス方向に配列してあ
る。RSD0〜RSD9はATC信号を識別するための
ATC信号パターン、VPD0〜VPD9は各ATC信号
に対応する制限速度を与えるための速度パター
ン、RSC0〜RSC9は特定の値に対してATC信号
パターンの補数となるパターン、5KP、TGFは
それぞれ５Km／ｈ、及び断線検知パターンであ
る。WDC1〜WDC8は車輪径補正用パラメータ、
CRCはCRCチエツクコード、FDDは故障検知パ
ターンである。各演算ステージI0〜I15は、16ビツ
トb0〜b15からなり、記憶すべき信号のパラメー
タが２進数で格納されている。これらは下位ビツ
トb0から、b1，b2…b15の順にビツトシリアルに
読出され、かつI0，I1，I2…I15の演算ステージの
順に読出され、これを高速で繰返す。これらは、
第７図Ｂに示したように、並列ビツトD0〜D7の
うち、ビツトD0のデータ（パラメータ）は入力
ポート５１６から、またビツトD1のデータは入
力ポート５１８から、更にD2のデータは入力ポ
ート５１９から夫々演算部LSI５へ入力される。
なお、車輪径補正の演算ステージI14においては、
ロータリースイツチ９の設定位置に応じたビツト
D0〜D7のうちのひとつのデータWDCiが入力され
る。第７図Ｂにおいては、D1ビツトに設定され
た状態を示しているので、演算ステージI14にお
いては、第８図Ａにおける車輪径補正パラメータ
WDC2が入力されることになる。
周波数を規制する水晶振動子である。同図Ｂは
ROM６と演算部LSI５の間の接続を詳細に示し
たもので、ROMデータ入力ポート５１７へは、
車輪径設定用のロータリースイツチ９を介して、
D0〜D7のうち任意のビツトのROMデータが入力
される。ROM６に記憶したパラメータの構成を
第８図に示す。I0〜I15は演算ステージに対応する
ROMアドレスで、ROMパラメータはビツトシ
リアルに取出すようにアドレス方向に配列してあ
る。RSD0〜RSD9はATC信号を識別するための
ATC信号パターン、VPD0〜VPD9は各ATC信号
に対応する制限速度を与えるための速度パター
ン、RSC0〜RSC9は特定の値に対してATC信号
パターンの補数となるパターン、5KP、TGFは
それぞれ５Km／ｈ、及び断線検知パターンであ
る。WDC1〜WDC8は車輪径補正用パラメータ、
CRCはCRCチエツクコード、FDDは故障検知パ
ターンである。各演算ステージI0〜I15は、16ビツ
トb0〜b15からなり、記憶すべき信号のパラメー
タが２進数で格納されている。これらは下位ビツ
トb0から、b1，b2…b15の順にビツトシリアルに
読出され、かつI0，I1，I2…I15の演算ステージの
順に読出され、これを高速で繰返す。これらは、
第７図Ｂに示したように、並列ビツトD0〜D7の
うち、ビツトD0のデータ（パラメータ）は入力
ポート５１６から、またビツトD1のデータは入
力ポート５１８から、更にD2のデータは入力ポ
ート５１９から夫々演算部LSI５へ入力される。
なお、車輪径補正の演算ステージI14においては、
ロータリースイツチ９の設定位置に応じたビツト
D0〜D7のうちのひとつのデータWDCiが入力され
る。第７図Ｂにおいては、D1ビツトに設定され
た状態を示しているので、演算ステージI14にお
いては、第８図Ａにおける車輪径補正パラメータ
WDC2が入力されることになる。
第８図Ｂは、メモリ６の全体を表わしており、
後述する信号FBに対応する領域には第８図Ａの
データがそのまま格納されており、信号に対
応する領域には故障検知パターンFDDとCRCチ
エツクコードCRCに、わざと故障と判断させる
データを記憶させ、その他は信号FBに対応する
領域と全く同一のデータを記憶させることができ
る。なお、実際には、ATC信号パターンRSD0〜
RSD9をFBととで異ならせ、他の細工を施す
ために、このような表裏のROMパラメータ構成
を採つたものであるが、詳細は省略する。
後述する信号FBに対応する領域には第８図Ａの
データがそのまま格納されており、信号に対
応する領域には故障検知パターンFDDとCRCチ
エツクコードCRCに、わざと故障と判断させる
データを記憶させ、その他は信号FBに対応する
領域と全く同一のデータを記憶させることができ
る。なお、実際には、ATC信号パターンRSD0〜
RSD9をFBととで異ならせ、他の細工を施す
ために、このような表裏のROMパラメータ構成
を採つたものであるが、詳細は省略する。
以上の構成における動作を次に説明する。第９
図は第７図の回路の動作を示すタイムチヤートで
ある。I0〜I15は周波数パターン発生回路５０７、
比較回路５１３を時分割する16の演算ステージを
示す。各演算ステージの機能は、同図Ｓに示すよ
うにI0〜I9の10ステージをATC信号の識別に割当
て、以下I10〜I15までは各１ステージごとに速度
発電機断線検知（TFS）、５Km／ｈ検知（5KS）、
制限速度に対する速度照査（VDS）、ATC信号
が正しく識別されたか否かをチエツクするチエツ
ク信号（RCS）、車輪径補正（WCS）、故障診断
（FDS）の機能を持つ。第８図に示すROM内の
データの内、周波数信号発生回路５０７において
有効となる（実際に周波数信号発生回路５０７に
入力される）データを同図ｄに示す。添字ｉがつ
く３種のデータは、各データ群の内の１データを
示す。これらのパラメータにより周波数信号発生
回路５０７で基準パターンが発生される（後述）。
比較回路５１３において前記基準パターンと比較
する周波数信号は、ATC信号fa、速度信号fv、故
障検知信号fcの３種があり、各信号が比較回路５
１３に入力されるタイミングを同図ａ，ｖ，ｃに
示す。周波数信号発生回路５０７の出力は、後述
する通り、１演算ステージ遅れるため、これらの
周波数信号fa，fv，fcの比較回路５１３への入力
も、周波数信号発生回路５０７の演算ステージと
は１ステージずらせてある。ｂは比較回路５１３
の比較結果を示す比較信号FBである（後述）。但
し、第９図では基準パターンの周波数が大きい場
合を“１”としている。ｐ，ｒは第７図の第１、
第２入力データバツフア５０４，５０５内のデー
タを示す。
図は第７図の回路の動作を示すタイムチヤートで
ある。I0〜I15は周波数パターン発生回路５０７、
比較回路５１３を時分割する16の演算ステージを
示す。各演算ステージの機能は、同図Ｓに示すよ
うにI0〜I9の10ステージをATC信号の識別に割当
て、以下I10〜I15までは各１ステージごとに速度
発電機断線検知（TFS）、５Km／ｈ検知（5KS）、
制限速度に対する速度照査（VDS）、ATC信号
が正しく識別されたか否かをチエツクするチエツ
ク信号（RCS）、車輪径補正（WCS）、故障診断
（FDS）の機能を持つ。第８図に示すROM内の
データの内、周波数信号発生回路５０７において
有効となる（実際に周波数信号発生回路５０７に
入力される）データを同図ｄに示す。添字ｉがつ
く３種のデータは、各データ群の内の１データを
示す。これらのパラメータにより周波数信号発生
回路５０７で基準パターンが発生される（後述）。
比較回路５１３において前記基準パターンと比較
する周波数信号は、ATC信号fa、速度信号fv、故
障検知信号fcの３種があり、各信号が比較回路５
１３に入力されるタイミングを同図ａ，ｖ，ｃに
示す。周波数信号発生回路５０７の出力は、後述
する通り、１演算ステージ遅れるため、これらの
周波数信号fa，fv，fcの比較回路５１３への入力
も、周波数信号発生回路５０７の演算ステージと
は１ステージずらせてある。ｂは比較回路５１３
の比較結果を示す比較信号FBである（後述）。但
し、第９図では基準パターンの周波数が大きい場
合を“１”としている。ｐ，ｒは第７図の第１、
第２入力データバツフア５０４，５０５内のデー
タを示す。
第８図におけるD0ビツトのデータはビツトシ
リアルに第７図のROMデータ入力ポート５１６
に入力され、遅延なくゲート回路５０６に達す
る。第８図におけるD1，D2ビツトのデータは、
ROMデータ入力ポート５１８，５１９から入力
され、第１、第２入力データバツフア回路５０
４，５０５で遅延される。演算ステージI0〜I9で
はATC信号パターンRSD0〜RSD9が順次周波数
信号発生回路５０７に入り、周波数信号に変換さ
れる一方、ATC信号同期回路５１１からATC信
号が入力され、両者は比較回路５１３で比較され
る。
リアルに第７図のROMデータ入力ポート５１６
に入力され、遅延なくゲート回路５０６に達す
る。第８図におけるD1，D2ビツトのデータは、
ROMデータ入力ポート５１８，５１９から入力
され、第１、第２入力データバツフア回路５０
４，５０５で遅延される。演算ステージI0〜I9で
はATC信号パターンRSD0〜RSD9が順次周波数
信号発生回路５０７に入り、周波数信号に変換さ
れる一方、ATC信号同期回路５１１からATC信
号が入力され、両者は比較回路５１３で比較され
る。
ATC信号周波数に対し、ATC信号パターンの
周波数が大から小に変る演算ステージ（ATC信
号は、高い周波数から順次比較していくものとす
る）で、比較回路５１３の出力信号FBは、I1〜
I10のステージのうちのどこかで反転する。第９
図ではI5演算ステージで反転した場合を示す。こ
の比較信号FBにより、入力ポート５１８，５１
９から第１および第２入力データバツフア回路５
０４，５０５へのデータ入力を禁止し、この時、
これらの入力データバツフア回路５０４，５０５
内にあるデータ、第９図の場合にはそれぞれ
VPD4、RSC4を一旦ラツチする。この結果のも
とづき演算ステージI10〜I13では、周波数信号発
生回路５０７において、速度信号fvと比較するた
めの基準パターンを発生する。第１０図に速度信
号fvとこれらの基準パターンfp10〜fp13の関係を示
す。速度信号fvは、速度発電機３に断線がなけれ
ば速度０の時でも一定周波数で発振しており、
I10で発生する断線検知パターンfp10はこれを検知
するためのものである。I11の５Km／ｈ検知パタ
ーンfp11は５Km／ｈに対応する周波数を持つ。I12
では制限速度パターンfp12，I13ではチエツク信号
パターンfp13で、これらは上述した判別結果に応
じて、つまり、受信したATC信号の種別により
異なる。即ちいわばATC信号の関数となる。こ
のためATC信号種別に対応した各パターンを発
生させるための各データを、ATC信号を識別し
たことを示す比較信号FBにより第１および第２
の入力データバツフア回路５０４，５０５内に一
旦ラツチし、このデータを演算ステージI12，I13
において周波数信号発生回路５０７に入力して、
ATC信号種別に対応した各パターンを発生させ
る。特にI12ではATC信号により指示された制限
速度パターンとなり、速度照査を行う。
周波数が大から小に変る演算ステージ（ATC信
号は、高い周波数から順次比較していくものとす
る）で、比較回路５１３の出力信号FBは、I1〜
I10のステージのうちのどこかで反転する。第９
図ではI5演算ステージで反転した場合を示す。こ
の比較信号FBにより、入力ポート５１８，５１
９から第１および第２入力データバツフア回路５
０４，５０５へのデータ入力を禁止し、この時、
これらの入力データバツフア回路５０４，５０５
内にあるデータ、第９図の場合にはそれぞれ
VPD4、RSC4を一旦ラツチする。この結果のも
とづき演算ステージI10〜I13では、周波数信号発
生回路５０７において、速度信号fvと比較するた
めの基準パターンを発生する。第１０図に速度信
号fvとこれらの基準パターンfp10〜fp13の関係を示
す。速度信号fvは、速度発電機３に断線がなけれ
ば速度０の時でも一定周波数で発振しており、
I10で発生する断線検知パターンfp10はこれを検知
するためのものである。I11の５Km／ｈ検知パタ
ーンfp11は５Km／ｈに対応する周波数を持つ。I12
では制限速度パターンfp12，I13ではチエツク信号
パターンfp13で、これらは上述した判別結果に応
じて、つまり、受信したATC信号の種別により
異なる。即ちいわばATC信号の関数となる。こ
のためATC信号種別に対応した各パターンを発
生させるための各データを、ATC信号を識別し
たことを示す比較信号FBにより第１および第２
の入力データバツフア回路５０４，５０５内に一
旦ラツチし、このデータを演算ステージI12，I13
において周波数信号発生回路５０７に入力して、
ATC信号種別に対応した各パターンを発生させ
る。特にI12ではATC信号により指示された制限
速度パターンとなり、速度照査を行う。
このように、この実施例では、ATC信号に応
じた制限速度信号の作成並びに、照度照査を共に
LSIの中で、しかも同一演算ルートを用いて実行
している。しかし、上記制限速度信号の作成に到
る受信部のみをLSIとし、速度照査を他のハード
で、あるいは逆に、速度照査部のみをLSIとし、
受信部を他のハードで構成することもできる。さ
て、車輪径補正はI14演算ステージで、第１速度
信号同期回路５０９から速度信号が入力されるご
とに、ROMデータ入力ポート５１７から入力さ
れる車輪径補正パラメータWDC1を周波数パター
ン化することにより行なう。車輪径補正された補
正速度パルスは、周波数信号出力回路５１５から
LSI外へ取出し、速度表示等に使うとともに、こ
れを再び、第２速度信号同期回路５１０へ入力す
ることにより、各種基準パターンは車車径補正済
の速度信号と比較することができる。
じた制限速度信号の作成並びに、照度照査を共に
LSIの中で、しかも同一演算ルートを用いて実行
している。しかし、上記制限速度信号の作成に到
る受信部のみをLSIとし、速度照査を他のハード
で、あるいは逆に、速度照査部のみをLSIとし、
受信部を他のハードで構成することもできる。さ
て、車輪径補正はI14演算ステージで、第１速度
信号同期回路５０９から速度信号が入力されるご
とに、ROMデータ入力ポート５１７から入力さ
れる車輪径補正パラメータWDC1を周波数パター
ン化することにより行なう。車輪径補正された補
正速度パルスは、周波数信号出力回路５１５から
LSI外へ取出し、速度表示等に使うとともに、こ
れを再び、第２速度信号同期回路５１０へ入力す
ることにより、各種基準パターンは車車径補正済
の速度信号と比較することができる。
各パラメータにエラーが発生したか否かは、先
に説明したと同様の手段で故障診断手段５０８で
チエツクされる。アドレスラインの故障でパラメ
ータ単位に他のパラメータと入れ代つた場合を検
知するため、CRCチエツク回路５２０により
CRCチエツクを行なう。CRCチエツク回路５２
０の異常も、先の故障診断手段の場合と同様の方
法で周期的に行なう。
に説明したと同様の手段で故障診断手段５０８で
チエツクされる。アドレスラインの故障でパラメ
ータ単位に他のパラメータと入れ代つた場合を検
知するため、CRCチエツク回路５２０により
CRCチエツクを行なう。CRCチエツク回路５２
０の異常も、先の故障診断手段の場合と同様の方
法で周期的に行なう。
以上説明した如く本実施例によれば、パラメー
タ設定用ROM及び演算部LSIと、入出力信号の
復調、波形整形及び増巾回路のみでATC装置を
構成することが可能になる。即ち従来の受信器に
おけるATC信号識別機能と、照査部の速度照査
機能を共通のハードウエア、特にLSIで実現する
ことを可能にする。これは、従来装置のIC、抵
抗、コンデンサその他の部品数100個とその数倍
のハンダ付け個所、プリント板間のコネクタ、リ
レー等を、ROM及びLSIで置き換えたことにな
る。ちなみにこれら様々の要因を含め部品１点当
りの故障率を10Fit、LSIの故障率を200Fitとする
と、この部分の故障率はおよび10倍改善されるこ
とになる。これは即ち先に述べたフエイルアウト
になる可能性を含む故障である不確定な故障、あ
るいは線間短絡等の発生確率も減少したことを意
味する。従つて、小形、高信頼度、高いフエイル
セーフ性を有するATC装置の提供を可能にする。
タ設定用ROM及び演算部LSIと、入出力信号の
復調、波形整形及び増巾回路のみでATC装置を
構成することが可能になる。即ち従来の受信器に
おけるATC信号識別機能と、照査部の速度照査
機能を共通のハードウエア、特にLSIで実現する
ことを可能にする。これは、従来装置のIC、抵
抗、コンデンサその他の部品数100個とその数倍
のハンダ付け個所、プリント板間のコネクタ、リ
レー等を、ROM及びLSIで置き換えたことにな
る。ちなみにこれら様々の要因を含め部品１点当
りの故障率を10Fit、LSIの故障率を200Fitとする
と、この部分の故障率はおよび10倍改善されるこ
とになる。これは即ち先に述べたフエイルアウト
になる可能性を含む故障である不確定な故障、あ
るいは線間短絡等の発生確率も減少したことを意
味する。従つて、小形、高信頼度、高いフエイル
セーフ性を有するATC装置の提供を可能にする。
第１１図は本発明の他の実施例を示す図で、第
７図と同一構成要素には同一符号を付す。第１１
図において５２１は第１のパラメータ入力ポート
５２２からビツトシリアルに読込んだ第１のパラ
メータをパラレルデータに変換する第１のパラメ
ータバツフア回路、５２３は第２のパラメータ入
力ポート５２４からビツトシリアルに読込んだ第
２のパラメータをパラレルデータに変換する第２
のパラメータバツフア回路、５２５はATC信号
を入力するための第１の信号入力回路、５２６は
速度信号を入力するための第２の信号入力回路、
５２７はATC信号をパラレルデータに変換する
周期カウンタ、５２８は速度信号をパラレルデー
タに変換する周波数カウンタである。５２９は並
列比較回路である。
７図と同一構成要素には同一符号を付す。第１１
図において５２１は第１のパラメータ入力ポート
５２２からビツトシリアルに読込んだ第１のパラ
メータをパラレルデータに変換する第１のパラメ
ータバツフア回路、５２３は第２のパラメータ入
力ポート５２４からビツトシリアルに読込んだ第
２のパラメータをパラレルデータに変換する第２
のパラメータバツフア回路、５２５はATC信号
を入力するための第１の信号入力回路、５２６は
速度信号を入力するための第２の信号入力回路、
５２７はATC信号をパラレルデータに変換する
周期カウンタ、５２８は速度信号をパラレルデー
タに変換する周波数カウンタである。５２９は並
列比較回路である。
第１２図は第１１図のROM６内に格納された
パラメータを示し、各記号の意味は第８図の場合
と同様である。第１２図の第１列のパラメータは
第１１図の第１のパラメータ入力ポート５２２か
ら演算部LSI５内に入力され、同様に第２列のパ
ラメータは第２のパラメータ入力ポート５２４か
ら入力される。
パラメータを示し、各記号の意味は第８図の場合
と同様である。第１２図の第１列のパラメータは
第１１図の第１のパラメータ入力ポート５２２か
ら演算部LSI５内に入力され、同様に第２列のパ
ラメータは第２のパラメータ入力ポート５２４か
ら入力される。
第１１図及び第１２図において、タイミング制
御回路５０３が定める演算ステージI0〜I7では
ATC信号及び制限速度に対応するパラメータ
RSD0〜RSD7及びVPD0〜VPD7が第１及び第２
のパラメータバツフア回路５２１及び５２３に入
力される。一方、第１の信号入力回路５２５を介
してATC信号が周期カウンタ５２７へ入力され、
タイミング回路５０３からの高速クロツクパルス
により該ATC信号の周期カウンタ５２７で計測
される。該ATC信号の周期は第１のパラメータ
バツフア回路５２１を介して入力されたパラメー
タRS0〜RS7と並列比較回路５２９で逐次比較さ
れる。例えば演算ステージI5のパラメータRSD5
が前記ATC信号の周期と一致したとすると、こ
の時の第２のパラメータVPD5がタイミング制御
回路５０３からの制御信号により第２のパラメー
タバツフア回路５２３内にホールドされる。
御回路５０３が定める演算ステージI0〜I7では
ATC信号及び制限速度に対応するパラメータ
RSD0〜RSD7及びVPD0〜VPD7が第１及び第２
のパラメータバツフア回路５２１及び５２３に入
力される。一方、第１の信号入力回路５２５を介
してATC信号が周期カウンタ５２７へ入力され、
タイミング回路５０３からの高速クロツクパルス
により該ATC信号の周期カウンタ５２７で計測
される。該ATC信号の周期は第１のパラメータ
バツフア回路５２１を介して入力されたパラメー
タRS0〜RS7と並列比較回路５２９で逐次比較さ
れる。例えば演算ステージI5のパラメータRSD5
が前記ATC信号の周期と一致したとすると、こ
の時の第２のパラメータVPD5がタイミング制御
回路５０３からの制御信号により第２のパラメー
タバツフア回路５２３内にホールドされる。
周波数カウンタ５２８では、タイミング回路５
０３から入力される一定周期のサンプリングパル
ス内に、第２の信号入力回路５２６を介して入力
される速度パルスをカウントすることにより速度
パルスの周波数が計数され、これを並列に読出す
ことにより速度パルスの信号モードとパラメータ
の信号モードが一致化される。演算ステージI8，
I9で、該速度パルスの周波数計数値と第１のパラ
メータバツフア回路５２１を介して入力されるパ
ラメータTGF，5KPとが並列比較回路５２９で
比較される。演算ステージI10では前記速度パル
スの周波数計数値と第２のパラメータバツフア回
路５２３内にホールドされていた制限速度パター
ンVPD5とが同様に並列比較回路５２９で比較さ
れ、速度照査される。演算ステージI11ではCRC
チエツク回路５２０で第１列のパラメータの
CRCチエツクを行ないROM６のアドレス系統の
故障の有無を診断する。
０３から入力される一定周期のサンプリングパル
ス内に、第２の信号入力回路５２６を介して入力
される速度パルスをカウントすることにより速度
パルスの周波数が計数され、これを並列に読出す
ことにより速度パルスの信号モードとパラメータ
の信号モードが一致化される。演算ステージI8，
I9で、該速度パルスの周波数計数値と第１のパラ
メータバツフア回路５２１を介して入力されるパ
ラメータTGF，5KPとが並列比較回路５２９で
比較される。演算ステージI10では前記速度パル
スの周波数計数値と第２のパラメータバツフア回
路５２３内にホールドされていた制限速度パター
ンVPD5とが同様に並列比較回路５２９で比較さ
れ、速度照査される。演算ステージI11ではCRC
チエツク回路５２０で第１列のパラメータの
CRCチエツクを行ないROM６のアドレス系統の
故障の有無を診断する。
以上述べた如くATC信号あるいは速度信号等
の周波数信号の信号モードを並列信号に変換した
上、パラレルのパラメータと比較することにより
周波数信号発生回路が不要となる。またパラメー
タの入力ポートを複数個設けることにより、
ATC信号の判別を容易にし、受信器と照査部を
一体化することを可能にし、ATC装置全体の信
頼性向上に大きく貢献する。更にATC信号は、
10〜100Hzの低周波であるため、これをパラレル
モードに変換する際、周期を計測する手法を採る
ことにより、高精度の変換が可能になる。
の周波数信号の信号モードを並列信号に変換した
上、パラレルのパラメータと比較することにより
周波数信号発生回路が不要となる。またパラメー
タの入力ポートを複数個設けることにより、
ATC信号の判別を容易にし、受信器と照査部を
一体化することを可能にし、ATC装置全体の信
頼性向上に大きく貢献する。更にATC信号は、
10〜100Hzの低周波であるため、これをパラレル
モードに変換する際、周期を計測する手法を採る
ことにより、高精度の変換が可能になる。
＜発明の効果＞
本発明によれば、IC化が容易でしかもフエイ
ルセイフなATC受信器を提供できる効果がある。
ルセイフなATC受信器を提供できる効果がある。
第１図は本発明による自動列車制御装置の一実
施例を示す全体構成図、第２図は本発明の第１の
実施例の演算装置の構成図、第３図はその真理値
表を示す図、第４図はリング演算の概念図、第５
図は第２図を詳細化した図、第６図はその動作説
明用タイムチヤート、第７図は本発明の第１の実
施例構成図、第８図はそのROM内のパラメータ
構成の１例図、第９図は第７図の動作タイムチヤ
ート、第１０図は比較される周波数群の一例、第
１１図は本発明の第２実施例構成図、第１２図は
そのROM内のパラメータ構成例を示す。 １……受電器、２……復調回路、３……速度発
電機、４……波形整形回路、５……演算部LSI、
６……ROM、７……出力増幅回路、２０……参
照用周波数発生手段、３０……周波数比較手、１
００……ATC装置。
施例を示す全体構成図、第２図は本発明の第１の
実施例の演算装置の構成図、第３図はその真理値
表を示す図、第４図はリング演算の概念図、第５
図は第２図を詳細化した図、第６図はその動作説
明用タイムチヤート、第７図は本発明の第１の実
施例構成図、第８図はそのROM内のパラメータ
構成の１例図、第９図は第７図の動作タイムチヤ
ート、第１０図は比較される周波数群の一例、第
１１図は本発明の第２実施例構成図、第１２図は
そのROM内のパラメータ構成例を示す。 １……受電器、２……復調回路、３……速度発
電機、４……波形整形回路、５……演算部LSI、
６……ROM、７……出力増幅回路、２０……参
照用周波数発生手段、３０……周波数比較手、１
００……ATC装置。
Claims (1)
- 【特許請求の範囲】 １ 参照用周波数発生手段２０と、故障診断手段
５０８と、周波数比較手段３０とを備えた自動列
車制御装置用受信器であつて、 自動列車制御装置は、地上側より与えられる周
波数変調された制限速度信号を受信し、列車速度
が制限速度を超えたときブレーキ信号を出力し、
列車を制限速度以下で走行させるものであり、 参照用周波数発生手段２０は、複数の参照周波
数信号をパルスとして１演算周期内に時分割に発
生するものであり、 故障診断手段５０８は、参照用周波数発生手段
２０の故障を診断するものであり、 周波数比較手段３０は、制限速度信号と参照周
波数信号とを入力し、１演算周期内で、複数の参
照周波数信号と制限速度信号とを時分割で比較す
る手段である 自動列車制御装置用受信器。 ２ 参照用周波数発生手段２０と、故障診断手段
５０８と、周波数比較手段３０は、一体化された
集積回路５として形成するものである 特許請求の範囲第１項記載の自動列車制御装置
用受信器。 ３ 参照用周波数発生手段２０は、複数の参照周
波数信号を作成するためのデータを、集積回路の
外部に別設された読み出し専用メモリ６から入力
するものである 特許請求の範囲第２項記載の自動列車制御装置
用受信器。 ４ 周波数比較手段３０は、制限速度信号と参照
周波数信号との大小関係が反転したことをもつて
参照結果FBを出力するものである 特許請求の範囲第１項記載の自動列車制御装置
用受信器。 ５ 故障診断手段５０８は、参照用周波数発生手
段２０内部における、参照用周波数を発生するた
めのデータのパリテイをチエツクするものである 特許請求の範囲第１項記載の自動列車制御装置
用受信器。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55137652A JPS5762702A (en) | 1980-10-03 | 1980-10-03 | Automatic train control device |
| KR1019810003409A KR890000031B1 (ko) | 1980-10-03 | 1981-09-11 | 자동열차 제어장치 |
| BR8106342A BR8106342A (pt) | 1980-10-03 | 1981-10-01 | Aparelho de controle automatico de trens |
| FR8118532A FR2491419A1 (fr) | 1980-10-03 | 1981-10-01 | Appareil de commande automatique de train |
| US06/661,388 US4618930A (en) | 1980-10-03 | 1984-10-16 | Automatic train control apparatus |
| JP62292102A JPS63148802A (ja) | 1980-10-03 | 1987-11-20 | 自動列車制御装置用受信器 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55137652A JPS5762702A (en) | 1980-10-03 | 1980-10-03 | Automatic train control device |
| JP62292102A JPS63148802A (ja) | 1980-10-03 | 1987-11-20 | 自動列車制御装置用受信器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55137652A Division JPS5762702A (en) | 1980-10-03 | 1980-10-03 | Automatic train control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148802A JPS63148802A (ja) | 1988-06-21 |
| JPH0446044B2 true JPH0446044B2 (ja) | 1992-07-28 |
Family
ID=54207927
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55137652A Pending JPS5762702A (en) | 1980-10-03 | 1980-10-03 | Automatic train control device |
| JP62292102A Granted JPS63148802A (ja) | 1980-10-03 | 1987-11-20 | 自動列車制御装置用受信器 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55137652A Pending JPS5762702A (en) | 1980-10-03 | 1980-10-03 | Automatic train control device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4618930A (ja) |
| JP (2) | JPS5762702A (ja) |
| KR (1) | KR890000031B1 (ja) |
| BR (1) | BR8106342A (ja) |
| FR (1) | FR2491419A1 (ja) |
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|---|---|---|---|---|
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| JPH04133601A (ja) * | 1990-09-21 | 1992-05-07 | Toshiba Corp | 保安機能付自動運転制御装置 |
| JP3412349B2 (ja) * | 1994-12-28 | 2003-06-03 | 株式会社日立製作所 | 制御装置 |
| US5950967A (en) * | 1997-08-15 | 1999-09-14 | Westinghouse Air Brake Company | Enhanced distributed power |
| KR100320624B1 (ko) * | 1999-03-11 | 2002-01-12 | 이을재 | 전동차용 ａｔｃ 신호발생 방법 및 장치 |
| US6834216B2 (en) * | 2001-12-13 | 2004-12-21 | Freescale Semiconductor, Inc. | Method and apparatus for the automatic synchronization of dynamic angular and time domain control systems |
| JP5238417B2 (ja) * | 2008-09-08 | 2013-07-17 | 株式会社東芝 | ブレーキ指令システム |
| EP2530209B2 (en) * | 2010-01-28 | 2023-04-26 | Hitachi Construction Machinery Co., Ltd. | Operation machine monitoring diagnosis device |
| US11808865B2 (en) | 2016-03-24 | 2023-11-07 | Focal Point Positioning Limited | Method and system for calibrating a system parameter |
| GB2566748B (en) | 2017-09-26 | 2022-08-17 | Focal Point Positioning Ltd | A method and system for calibrating a system parameter |
| US9780829B1 (en) | 2016-03-24 | 2017-10-03 | Focal Point Positioning Ltd. | Method, apparatus, computer program, chip set, or data structure for correlating a digital signal and a correlation code |
| US10279823B2 (en) * | 2016-08-08 | 2019-05-07 | General Electric Company | System for controlling or monitoring a vehicle system along a route |
| CN110576884B (zh) * | 2019-09-05 | 2021-09-28 | 阿纳克斯（苏州）轨道系统有限公司 | 一种用于轨道交通的车辆rs485级联通讯方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH492580A (fr) * | 1969-04-23 | 1970-06-30 | Secheron Atel | Dispositif de commande automatique de la marche d'un véhicule automoteur |
| BE791409A (fr) * | 1971-11-16 | 1973-05-14 | Westinghouse Electric Corp | Dispositif de commande de vitesse |
| JPS4995307A (ja) * | 1973-01-13 | 1974-09-10 | ||
| GB1467250A (en) * | 1973-08-18 | 1977-03-16 | Westinghouse Brake & Signal | Vehicle speed control arrangmenet |
| JPS511889A (ja) * | 1974-06-20 | 1976-01-09 | Yokogawa Electric Works Ltd | Nisenshikishingodensohoshiki |
| US4015082A (en) * | 1975-03-13 | 1977-03-29 | Westinghouse Electric Corporation | Multi-channel signal decoder |
| US3992698A (en) * | 1975-04-15 | 1976-11-16 | Westinghouse Electric Corporation | Fail-safe speed command signal decoder |
| US4002314A (en) * | 1975-07-07 | 1977-01-11 | Westinghouse Electric Corporation | Train vehicle speed control signal providing apparatus |
| JPS52101512A (en) * | 1976-02-20 | 1977-08-25 | Hitachi Ltd | Device for controlling operation of vehicle |
| US4117458A (en) * | 1977-03-04 | 1978-09-26 | Grumman Aerospace Corporation | High speed double error correction plus triple error detection system |
| US4217643A (en) * | 1978-06-28 | 1980-08-12 | Westinghouse Electric Corp. | Speed maintaining control of train vehicles |
| US4312577A (en) * | 1979-08-13 | 1982-01-26 | Fitzgerald J Vincent | Motor vehicle map display system |
| US4459668A (en) * | 1980-03-31 | 1984-07-10 | Japanese National Railways | Automatic train control device |
-
1980
- 1980-10-03 JP JP55137652A patent/JPS5762702A/ja active Pending
-
1981
- 1981-09-11 KR KR1019810003409A patent/KR890000031B1/ko not_active Expired
- 1981-10-01 FR FR8118532A patent/FR2491419A1/fr active Granted
- 1981-10-01 BR BR8106342A patent/BR8106342A/pt unknown
-
1984
- 1984-10-16 US US06/661,388 patent/US4618930A/en not_active Expired - Lifetime
-
1987
- 1987-11-20 JP JP62292102A patent/JPS63148802A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2491419B1 (ja) | 1984-12-14 |
| FR2491419A1 (fr) | 1982-04-09 |
| KR830007339A (ko) | 1983-10-19 |
| BR8106342A (pt) | 1982-06-22 |
| KR890000031B1 (ko) | 1989-03-06 |
| JPS63148802A (ja) | 1988-06-21 |
| US4618930A (en) | 1986-10-21 |
| JPS5762702A (en) | 1982-04-15 |
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