JPH0448250B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、デイジタル・データの記憶装置に関
し、特にデイスク記憶装置におけるデータの管理
および割当てのための改良されたシステムおよび
方法に関する。

デイジタル・データ・システムの構成および操
作における主な配慮の１つは、コンピユータの中
央処理装置（CPU）から受取つた情報を記憶し、
かつ必要な時に適当な情報をCPUに提供する適
当な装置の提供である。

一般に、磁気テープおよびデイスク記憶システ
ムは両者とも異なる独自の機能特性を有する。従
つて、各タイプの記憶媒体は特にある用途によく
適合するが、他の用途には適合しない。磁気テー
プに記憶されたデータはフアイルにビツト直列形
式で配列される。即ち、複数のフアイルは連続的
にテープ上に記憶されるので、特定なフアイルを
アクセスするには該磁気テープは要求されたフア
イルの開始位置がテープ装置の読出／書込みヘツ
ドに位置するまでフアイルリールからスプールリ
ールへ送られなければならない。この要求された
フアイアル内のデータはビツトまたはバイトで直
列的に構成されるので、該要求されたフアイルは
読出されるべき又は書込みされるべき該フアイル
の部分を探すために磁気テープからビツトまたは
バイト単位で連続的に読出されなければならな
い。

したがつて、直列的に構成されたデータは好都
合に連続的にテープから読出され、且つテープ上
に書込まれる。そして、テープはデータを記憶す
るのに経済的な媒体である。更に、データはフア
イルの完全な内容がテープ上に記憶されるまでテ
ープに書込まれる。そして、次ぎのフアイルは、
テープの最大記憶可能容量を使用するために、前
に書込まれたフアイルの終わりの直後から書込ま
れる。

しかし、２以上のデータセツトから１つのテー
プへ同時に読出し又は書込みを試みるのは実際的
でないので、テープのデータ記憶の直列性は使用
者をテープの各リール上に単一のフアイルだけを
記憶させる。

したがつて、だいたい全テープの90％が１個の
データセツトしか含んでおらず、これはテープの
記憶容量を有効に利用していない。更に、テープ
はテープ装置に手操作で装着しなければならず、
テープに記憶された各データセツトのテープ検索
時間が増加する。

この直列フアイル構成に比較して、デイスク装
置は、フアイル全部又は連続するフアイルについ
ての直列的読出しを必要としないで、デイスク装
置の読出／書込みヘツドにより全データが直接的
にアクセスできる様なランダムアクセス方法によ
りデータを記憶する。更に、データがデイスク上
にランダムアクセス形式で記憶されているので、
デイスク装置は複数の上位コンピユータがデイス
ク装置から同時にデータを検索できる利点があ
る。その上に記憶された他のフアイルから情報を
検索するために磁気テープを再位置付けするに必
要とされる長い時間の為に、テープ装置では同時
データアクセスは行えない。

しかし、デイスク装置はテープ装置よりかなり
高価であり、使用者が必要とするデータ記憶の部
分にのみに特に用いられている。更に、データロ
グの如き読出／書込動作を補助するために使用さ
れるスペースが必要とされるためデイスク装置の
予想記憶スペースの略々75％だけがデータ記憶の
目的のために有効であることが証明されている。
デイスク装置は予め決まつたブロツクサイズでデ
ータを記憶する。したがつて、記憶すべきデータ
フアイルが該ブロツクサイズと等しくない限り、
記憶容量がデイスク上で浪費される。この記憶容
量の該付加的条件下の利用では実際に使用される
メモリはデイスク装置の正常な容量の略々50％に
減少される。

１つの命令が同時に連続して実行される１組の
プログラム命令の如き幾つかの直列的構成された
フアイルが存在する。また、情報がランダムにア
クセスされる情報を集めたデータベース（例え
ば、従業員名簿）の如き、他のフアイルも存在す
る。

直列的に構成されたフアイルは最も磁気テープ
のフオーマツトに適合する。これは該フアイルも
磁気テープも両方とも直列性が本質であるためで
ある。ランダムに集められた情報を含むフアイル
はランダムアクセスをベースに情報をアクセスす
るデイスク装置に最も適合する。

しかし、テープ装置のデータ記憶スペース効率
を備え且つデイスク装置のデータ検索速度を有す
る記憶システムを提供することは有益である。

発明の目的 従つて、本発明の目的は、デイジタル・コンピ
ユータ等用の改良されたデータ記憶システムの提
供にある。

本発明の別の目的は、水準技術の磁気テープデ
ータ記憶システムよりも更に迅速に直列形式に配
置されたデータを記憶しアクセスするシステムお
よび方法の提供にある。

本発明の更に別の目的は、テープ駆動方法によ
り上位システムからの指令に応答するもデイスク
記憶装置の迅速なアクセス能力を用いる記憶シス
テムの提供にある。

本発明の他の目的は、上位コンピユータからの
データを直列形式で受入れかつ送出し、他方デイ
スク記憶装置からの情報をランダムアクセス形式
で記憶し且つ検索するデータ処理管理システムの
提供にある。

発明の概略 要約すれば、本発明の１特質によれば、本発明
の前記の各目的は「仮想記憶システム」の提供に
より達成されるが、その構成は情報を直列形式の
テープ書式で受取り送出するための上位コンピユ
ータからの指令に応答する上位インターフエース
段と、上位インターフエースから受取りあるいは
これに送られたデータを一時的に記憶するため前
記上位インターフエース内の第１のデータ・バツ
フアとからなる。複数個のデイスク記憶装置も
又、デイスク記憶インターフエースおよびデイス
ク記憶装置に対して送られかつこれから受取つた
データを一時的に記憶する関連する第２のデー
タ・バツフアと共に設けられる。インターフエー
ス段は１つに結合されると共に、１つのインター
フエースから他のインターフエースに流れる情報
を受取つてこれを待機する大形の主記憶装置と共
通に結合される。最後に、マスター制御プロセサ
が前記インターフエース装置と主記憶装置に結合
され、上位インターフエース段がテープ・システ
ムと同様に上位コンピユータと応答するように装
置の操作を指令するが、デイスク・インターフエ
ース段はその時使用可能な記憶スペースに従つて
ランダムにデイスク記憶装置についてデータの読
出しおよび書込みを行う。

実施例による説明 本文は本発明と見做される主題を特に指摘しか
つ明確に規定する特許請求の範囲を頭書に示すが
本発明は添付図面と関連して示される望ましい実
施態様の以下の説明から更に理解されるものと考
える。

第１図は、簡略な形態で、上位コンピユータ１
０に結合された場合の本発明の仮想記憶システム
の基本的なアーキテクチユアを示す。本発明は、
使用可能な記憶を更に良好に使用しながら、テー
プ装置と全く同様にデータを受入れかつ応答する
よう１つ以上の非常に高速でかつアクセス可能な
デイスク記憶装置を制御し、これによりテープ又
はデイスクのいずれよりも非常に広く拡張された
記憶能力と遥かに迅速な応答時間をもたらす効果
を有する装置を構成する。上位コンピユータ１０
は、本発明の経済的な操作の故にIBM社のシス
テム３６０、システム３７０、およびIBM社の
モデル３０３１，３０３２および３０３３のプロ
セサ・コンプレツクスの如き大形の本体上位コン
ピユータとの使用を目指すものであるが、どんな
タイプでもよい。本発明の仮想記憶システムは又
複数個の上位コンピユータと共に使用することが
できる。記憶システムは一連の上位インターフエ
ース段１２ａ乃至１２ｎからなり、インターフエ
ースの段数は送られるべきデータ量に依存する。
上位インターフエース段は同一であるため、使用
される実際の段数は本発明の目的に対しては重要
ではない。上位インターフエース段は、従来周知
のチヤネル１４により上位コンピユータ１０に結
合され、情報をテープ装置と関連する通常の直列
形式の書式でコンピユータ１０に送る。

１つ以上のデイスク・インターフエース段１６
ａ乃至１６ｎが提供され、共通情報バス１８によ
り全ての上位インターフエース段に結合される。
このように、情報はどの上位インターフエース段
とデイスク・インターフエース段との間でも転送
することができる。

デイスク・インターフエース段は、それぞれデ
イスク記憶装置２０ａ乃至２０ｎの各々と結合さ
れている。更に詳細に論述するように、各デイス
ク・インターフエース段は、記憶インターフエー
スと、データ・バツフアと、デイスクインターフ
エースと共に、インターフエース段の各素子を操
作するための局部マイクロプロセサ・コントロー
ラを含む。

主バス１８には主記憶装置２２にも接続されて
いる。メモリー２２は上位インターフエース段か
らデイスク・インターフエース段へ流れる情報に
対する貯蔵所を形成し、更にこれも又主バス１８
に結合された制御プロセスサ２４に対するメモリ
ーとして作用する。仮想記憶システムの中央処理
装置即ちCPUである制御プロセサ２４はそれぞ
れ上位インターフエース１２とデイスク・インタ
ーフエース段に結合され、情報が通常の方法で受
取られ、待機され、構成され、記憶されるように
その動作を指令する。制御プロセサ２４は更に、
種々の上位インターフエース段１２にこれがテー
プ装置をシミユレートするように上位コンピユー
タ１０に応答させるよう命令する。

次に、第２図によれば、システムの例示的な諸
素子の構成が更に詳細に説明される。プロセサ２
４は上位インターフエース段１２と直結され、特
に制御プロセサ２４と、上位インターフエース段
に対するコントローラを形成するマイクロプロセ
サ２８との間の信号の転送を容易にする内部イン
ターフエース２６に結合される。又上位インター
フエース段を構成しているのはデータ・バツフア
３０と、データ・バツフアを上位コンピユータ１
０との共用を可能する上位インターフエース３２
と、データ・バツフアがデータ・バス１８と通信
する記憶インターフエース３４である。

上位インターフエース段１２の機能は、上位コ
ンピユータに対するテープ駆動システムをシミユ
レートすること、即ちテープ装置に対する上位コ
ンピユータ１０の指令を本発明の仮想記憶システ
ムに対する指令に変換すること、およびテープ装
置により送られる形態で上位コンピユータ１０の
データを送ることである。更に、上位インターフ
エース段１２は、テープ装置を操作するため使用
されるタイプの上位コンピユータ１０から信号を
受取る。このような信号は、上位インターフエー
ス段を多重バイト、又は多重ブロツク、又は上位
コンピユータ１０のセレクタ・チヤネルに結合す
ることにより得られる。これ等の場合は、「テー
プ装填」、「テープ取外し」の如きオペレータ指
令、ならびに「読出し」、「書込み」および「正方
向スペース・フアイル」の如き機械言語を含むこ
とが判る。上位インターフエース段はあたかもオ
ペレータおよびテープ装置であるかの如き両種の
信号に応答し、信号を確認し、仮想テープ・リー
ルの「装填」が完了した等と応答する。

各上位インターフエース段のデータ・バツフア
３０は、上位コンピユータ１０からデータを、直
列形式で、通常９ビツト並列で、テープ上に書込
むためテープ・システムに再び与えるように正確
な方法で受け入れる。バツフア３０は、書込み操
作中情報を非直列形式化し、即ちこれを全８バイ
トが使用可能になる迄個々のビツトを保持する並
列フイールドに記憶する。一般に、72ビツトが一
時に送られ、このため伝送時間を短縮する。この
ように、回線１８上にデータを伝送するのに必要
な時間の90％迄の圧縮が可能になる。データがバ
ツフア３０とバス１８間に交換されるべき時、デ
ータはデータの非常に早い交換が生じるように再
び８つの並列バイトで記憶インターフエース３４
を流れる。前記のバツフアのサイズは、システム
の要件に従つて大きく変化し得るが、望ましい実
施態様においてはバス１８の時分割を促進する全
記録を保持するに十分な大きさである64000バイ
トである。

最後に、上位コンピユータ１０から受取られた
データは、１個以上のデイスク装置２０ａ乃至２
０ｎに装填された磁気デイスクに書込まれる。デ
イスク・インターフエース段１６はデータバス１
８をデイスク装置２０（図示せず）と結合し、制
御プロセサ２４からの命令に従つてインターフエ
ース段の各素子を操作する局部マイクロプロセ
サ・コントローラ３６からなる。上位インターフ
エース段１２の場合と同様に、デイスク・インタ
ーフエース段１６により制御プロセサからの命令
はインターフエース３８を介して局部コントロー
ラ３６に送られる。この時後者は、データ・バツ
フア４０と、デイスク・インターフエース４２
と、記憶インターフエース４４をしてデータをデ
イスク装置に関して出入りさせることにより応答
する。

特に、記憶インターフエース４４はバス１８か
ら８チヤネルのデータを受取りこれが１つのビツ
ト・ストリームにおいてバツフア４０に組込まれ
るようにデータを直列形式化するよう作用する。
バツフア記憶装置の構成および待機は、適当な時
点でデータをバツフア４０からデイスク装置へ送
るデイスク・インターフエース４２の作用の如
く、局部コントローラ３６によつて確保される。
更に又、デイスク・インターフエース段は、関連
するデイスク装置の各デイスクにおけるデータの
場所を探査して記録を行うよう作用し、その結果
必要な場合に情報を検索することができる。

データが上位インターフエース１２にありそれ
がデイスク・インターフエース１６において受取
られる間、データは主記憶装置２２に記憶され
る。高速の主記憶装置２２はこのように、デイス
ク駆動装置２０の１つがデータを受取る用意がで
きる迄データを保持する「バンク」即ち「カツシ
ユ」として作用する。この状態が生じると、デイ
スク装置２０と関連するデイスクインターフエー
ス段４２は制御プロセサ２４にその可用性につい
て信号する。次に、制御プロセサ２４は、データ
をバス１８によつてデイスク・インターフエース
段４２に放出するよう主記憶装置即ちカツシエ２
２に命令する。

同様に、上位コンピユータ１０がデータを探査
中、探査されるデータの識別は上位インターフエ
ース段１２を介して制御プロセサ２４に送られ、
このプロセサはこの時要求されたデータが既に主
記憶装置に移動されたかどうかを判断する。もし
そうでなければ、制御プロセサ２４は更に「トラ
ンスミツタ」信号をデイスク・インターフエース
に与え、内部の制御コントローラ３６は関連する
記憶インターフエース４４に介して関連するバツ
フア４０からデータ・バス１８へ、更に主記憶装
置２２へデータを読出させる。

同時に、使用可能な上位インターフエース段１
２の局部コントローラ２８は関連する記憶インタ
ーフエース３４を使用可能にし、その結果新たに
読出されたデータが主記憶装置２２から受取られ
て上位インターフエース・データ・バツフア３０
にゲートされる。一方、もしそうであれば、デー
タは直ちにバツフア３０からゲートされ、上位イ
ンターフエース・モジユール３２によつて直列形
式化され、上位コンピユータ１０に送られる。

別の実施態様においては、上位バツフア３０と
デイスク・バツフア４０が省略でき、従つてその
機能は主記憶装置２２により行われる。

このように、多数のデイスク装置全体に分散さ
れたデータのセグメントがコンパイルされ、待機
させられ、次に自動的に直列形式に再びアセンブ
ルされる。従つて、各デイスク装置２０から上位
コンピユータ１０へフローする情報は、丁度あた
かもテープから読出されるかの如く直列形式で現
われる。

前述の如く、高速主記憶装置はカツシエを提供
し、これからデータが選択され、上位コンピユー
タに送られる前に後で直列形式に再アセンブルさ
れるため待機させられる。

本発明の教示内容を学んだ当業者には明らかな
ように、本仮想記憶システムの各素子は市販され
る素子から組立てられ、適宜な方法でいつしよに
結合することができる。例えば、デイスク・イン
ターフエース段１６の各素子の全てが制御プロセ
サ２４から離れた１つの場所に配置されるものと
して示されるが、実際にはこれ等の素子は別の場
所に配置して適当なケーブル、バス等により結合
することができる。各インターフエース段の構成
素子を操作するため使用される局部マイクロプロ
セサ・コントローラ２４は稍々制限された能力の
ものであればよく、市場で入手可能などんな高速
マイクロプロセサから構成することができる。こ
のようなマイクロプロセサの一例は、米国マサチ
ユーセツツ州ボストン市のDEC社で市販するLSI
−11でも、あるいはAMD社の2900シリーズの部
品から組立てることができる適当な装置でもよ
い。同様に、情報の直列形式化および非直列形式
化を行う上位インターフエース１２とデイスク・
インターフエース１６は、米国ニユーヨーク州ア
ーモンク市のIBM社から入手可能なモデル370ブ
ロツク・マルチプレクサの如き標準的な装置でも
よい。同様に、IBM製のブロツク・マルチプレ
クサは記憶の直接アクセスのため使用でき、各装
置の実際の接続は当業者によつて十分に理解され
る。

同様に、上位インターフエース段１２とデイス
ク・インターフエース段１６におけるデータの一
時的記憶に使用されるバツフア３０と４０は、本
実施例においては少なくとも64Kバイトのメモリ
ーが望ましいが、適当なタイプのものでよい。こ
のタイプの市販されるバツフアの１つは
Fairchild Semiconductors社製であり、200ナノ
秒の速度を有するＮ−MOSランダムアクセスメ
モリーである。

データ・カツシエとして作用する高速メモリー
２２は、高速アクセス・メモリーと呼ばれるタイ
プ、即ち400ナノ秒以下のサイクル・タイムを有
するものでなければならない。望ましい実施態様
においては、高速カツシエは16メガバイトの容量
を有する。本発明における使用に適する１つの市
販メモリーは、米国カルフオルニア州サニーベー
ル市のIntersil社により製造され、本願の譲受人
である米国コロラド州ルイスビル市のStorage
Technelogy社により市販されるモデル３７５８
と３７６８である。

第３図は、上位コンピユータ１０がメモリーか
ら情報を要求した「読出し」モードにおける本発
明のシステムの作用を示す機能図である。制御信
号は実線により、又データのフローは点線で示さ
れる。従つて、上位コンピユータ１０は、ある情
報を要求する人間のオペレータに対する指令信号
（例えば、「テープＮを装填せよ」）を生じ、デー
タがテープに直列形式で記憶されていることが上
位コンピユータ１０によつて想定されるため、初
期の識別即ち「ラベル」が指定されさえすればよ
い。仮想記憶システムの他の素子、特に制御プロ
セサ２４は、要求された情報に応答する全てのデ
ータをアクセスしてこのデータを直列形式にアセ
ンブルさせることにより情報に対して応答する。

このように、上位コンピユータ１０は、このコ
ンピユータにおいて実行中の個々のプログラムに
より提供される情報に従つて、特定のデータ・セ
ツトを含むものと想定するテープＮを呼出す。実
際には、本発明の仮想記憶システムによれば、こ
の特定のデータ・セツトは多くの異なるデイスク
に散在すると共に（又は）１つのデイスクの多く
の場所に存在する可能性がある。従つて、本発明
の仮想記憶システムは、上位コンピユータが「テ
ープＮ」と指示した記録の各部が記憶された場所
を表示するデータを求めてそれ自体のメモリー内
を探索することによつて「テープＮを装填せよ」
の如きオペレータ指令に応答する。このように、
本システムの応答はテープＮの装填をオペレータ
に指令するものではなく、単にそのメモリーから
「テープＮ」として識別されるデータ・セツトの
場所についての情報を再読出しことである。

上位インターフエース段１２が「テープＮを装
填せよ」と云う命令が完了したことを表示する
時、これは実際のテープの装填に比して実際には
瞬間的なものであるが、上位コンピユータ１０は
インターフエース１２に対して読出されるべき情
報のブロツクの特定の一致を表示するインターフ
エース１２への指令を出力する。この指令は、上
位インターフエース段１２により情報が記憶され
る各記憶域を識別する制御プロセサ２４に対し直
接送られる。これは、制御プロセスに対して結合
されるデータ記憶装置４６の使用によつて実施す
ることができる。本実施例においては、データ記
録装置４６は、上位コンピユータ１０により要求
されるデータを共に構成するデータの各サブ・ブ
ロツクの場所が記録されるランダム・アクセス・
メモリー（RAM）（RAMにおける記憶の脱落の
場合にテープ駆動装置および関連テープによつて
「バツク・アツプ」できる）である。

データの各サブ・ブロツクの場所が制御プロセ
サ２４に対し識別された時、各デイスク・インタ
ーフエース段３６のコントローラ部分に信号が与
えられ、これと同時にデータは各デイスク記憶装
置２０からアクセスされる。この時データはイン
ターフエース段１６のバツフア４０に読込まれ、
各上位インターフエース段１２により必要とされ
る迄一時的に保持させるため主記憶カツシユ２２
に伝送するために用意される。

バツフア４０がデータで充填される時、信号が
デイスク・インターフエース段１６から制御プロ
セサ２４に出力されこの事実を表示し、この時制
御プロセサ２４が緩衝された情報を高速の主記憶
カツシエ２２において前以つて割当てられたスペ
ースに対して直接送る。

従来技術によるテープ・システムの場合は、初
期の「装填」操作は通常約30秒乃至５分を要す
る。個々の装置の特性ならびに無論読出される記
録の長さに従つて、「読出し」指令を実行するの
に必要な全時間は１乃至10ミリ秒の範囲内で変化
する。望ましい実施態様における仮想記憶システ
ムの例においては、「装填」操作は一般に１秒よ
り短い時間を要す。実際の「読出し」操作は一般
に、前述の如く、記録の長さおよびカツシユ２２
の特性に従つて１乃至10ミリ秒を要する。従つ
て、この時読出された情報は、記憶インターフエ
ース１２からの信号がカツシエに対して上位置コ
ンピユータがデータを受取る用意のあることを表
示する迄記憶されるカツシエ２２に非常に迅速に
入れられる。この時点で、データはこれが記憶さ
れた各デイスク２０における各点から生成され、
直列形式で適正な順序に収録され、アドレス時間
又は各デイスク上の情報の探索のための遅延なし
に上位コンピユータ１０に読込まれるように用意
される。従つて、本発明の記憶システムは、デイ
スクに比して時間的に非常に有利であり、テー
プ・システムに比して装填の時間的遅延が全くな
いことが明らかである。このように、カツシエの
使用による「予期されるバツフア作用」がデイス
クとテープの長所を併合させ、この点でカツシエ
はデイスクの場合の装填の不用とテープの直列書
式とを結び付け、こうしてデータをカツシエ内に
完全に構成させることにより上位コンピユータに
対する時間を節減するものである。同時に、各構
成素子の優れた構成および協働作用の故に、読
出／書込動作の指令またはテープ上のデータの維
持又は記録を指令するためにデスクを実記憶域の
ごく少しが使用され、この領域をたまに“オーバ
ーヘツド”と呼ぶ。従つて、実際のデイスク・メ
モリーの非常に大きな割合がデータに使用可能で
ある。このように、デイスク・メモリーの記憶効
率をテープの場合と同レベルに更新することがで
きる。

第４図に示された上位の「書込みモード」にお
いては、手順の方向とこれ迄に述べた「読出し」
モードの略々逆方向となる。第３図における如
く、制御信号は実線で、データのフローは点線で
示される。従来のテープ駆動コードにより上位コ
ンピユータ１０がデータの「書込み」即ち記録を
要求することを信号すると、この指令はインター
フエース段１２を介して制御プロセサ２４に送ら
れる。このプロセサはインターフエース１２に対
してこの指令を確認することを命令し、データの
一部又は全部を受入れるバツフア４０を見出すた
めデイスク・インターフエース段１６に質疑す
る。このような場所が決定されると、これ等の場
所は制御プロセサ２４によつてデータ記録装置４
６に記録される。

この時制御プロセサ２４が上位インターフエー
ス段１２に対して上位コンピユータ１０からのデ
ータを受入れてこれを上位インターフエース段１
２のデータ・バツフア３０の適当な場所に送るこ
とを指令する。バツフア３０が対応するスペース
がデイスク・インターフエース段のバツフア４０
において使用できる前に充填される場合は、命令
「スペースを割当てよ」が制御プロセツサにより
カツシエ・メモリー２２に送られ、その後上位イ
ンターフエース段のバツフアからのデータがカツ
シエ・メモリー２２へ与えられる。その後１つ以
上のデイスク・インターフエース段１６において
十分なバツフア容量が使用可能である時、制御プ
ロセサはカツシエ・メモリー２２に対し、関連す
るデイスク装置２０のデイスクに入れるため適当
なデイスク・インターフエース段バツフア１６に
記憶されたデータを与えるよう命令する。

データの各ブツクが上位コンピユータ１０によ
り上位インターフエース３２に与えられるとき、
記憶インターフエース・モジユール３４は、関連
するバツフア３０内のどこに新たに受取られた情
報が記憶されるかを判断し、データを直列形式に
圧縮して例えば８チヤネルのデータを生じ、情報
ブロツクに識別ビツト（単数又は複数）を加えて
このブロツクのサイズを表示する。このように、
あるデータ・ブロツクが充填されるか、上位コン
ピユータがある記録の終りを表示する信号を生成
する迄、データが連続的にバツフア３０に送られ
る。本発明の重要な特質によれば、局部コントロ
ーラ２８によりこのような信号はそれ以降一切の
バツフア記憶スペースの割当てが必要でないメツ
セージ信号の終りとして解釈される。

この時、制御プロセサ２４はこの時データ・バ
ツフア３０に記憶されたデータを高速カツシエ２
２に送る。前述の如く上位コンピユータがデー
タ・バツフア３０にデータを記憶中は、制御プロ
セサ２４はデイスク装置２０に十分なスペースを
「検索」することができ、このスペースをデー
タ・バツフア３０にこの時記憶されつゝあるデー
タに割当てることができる。このように、記録の
終り信号が制御プロセサ内で受取られる時、デー
タは直列形式化されて高速カツシエに送ることが
でき、次に記憶のためデイスク装置２０に送られ
る。

換言すれば、上位コンピユータが初期の「テー
プ装填」指令（即ち、オペレータに対しデータ記
憶のための空のテープを提供することを指令す
る）を生じる時、この指令は上位インターフエー
ス段１２を介して制御プロセサ２４に送られる。
この制御プロセサ２４は、１つ以上のデイスク２
０においてスペースを探索し、デイスク・インタ
ーフエース段のバツフア３０の１つ以上に十分な
スペースを予約することによつて命令「テープ装
填せよ」に応答する。これが完了すると、制御プ
ロセサ２４は上位インターフエース段１２に対し
て上位コンピユータ１０からのデータを受取つて
これを非直列形式化し、かつこれを関連するバツ
フア３０に記憶するよう命令する。このバツフア
が一たん充填されて、これ以上のバツフアのスペ
ースが使用できなければ、このデータはカツシ
エ・メモリー２２に送られる。十分なデイスク・
スペースが使用可能である時は、次のステツプは
制御プロセサ２４に対してデイスク・インターフ
エース段１６のデイスク制御インターフエース４
２が関連するデイスク装置２０にデータを書込む
ことを命令させ、その後インターフエース・モジ
ユール４４はこの情報を読出してこれを直列形式
化し、これをその関連バツフア４０に入れ、こゝ
でこの情報が関連デイスク２０に書込まれる。ま
た、本発明のデータ記憶システムは、バツクアツ
プ用の一般的なテープ装置と同時に動作すること
が可能である。多くのコンピユータは、確実性の
ためにデータの複写コピーを保全しており、本発
明のシステムは基本データ記憶システムとして使
用可能であり、他方一般的なテープ装置は本シス
テムのデイスク装置に記憶されたデータの複写ま
たはバツクアツプを記憶する為に本発明と同時に
動作可能である。したがつて、該基本データ記憶
媒体即ち本発明のデイスク装置は高速のデータ検
索を与え、他方テープ装置は該デイスク装置に記
憶されたデータが何等かの理由により万一損なわ
れても該データの付加的なコピーを与える。

当業者にとつては、上位インターフエースおよ
びデイスク・インターフエース段ならびに関連す
る制御モジユールと共に、制御プロセサに高速カ
ツシエを関連付けることにより、従来技術のテー
プおよびデイスク駆動システムの長所の組合せが
可能になること、即ち、デイスク装置の容易なア
クセス能力がテープ装置の記憶効率と組合わされ
て、本発明の仲介によりテープ装置の短所を持つ
ことなくテープ装置の如く中央処理装置の管理を
デイスク装置が行う高速高効率の「仮想記憶シス
テム」を得ることは明らかであろう。本発明によ
りメモリー・デイスクは恒久的に取付けられてい
るため、テープ形の記録（即ち、順次記録）を探
索する場合でもオペレータが介入する必要はな
い。更に、従来技術のデイスク装置は改変なしに
本発明の仮想記憶システムと共に使用することが
でき、即ち、本発明のシステムは従来技術の上位
コンピユータと従来技術のデイスク装置間に挿入
された装置即ちインターフエースと見做すことが
できる。従つて、デイスク装置と上位コンピユー
タを本発明の仮想記憶システムと関連して操作で
きるようにするためこのデイスク装置又は上位コ
ンピユータを改変する必要はない。

更に、本発明の仮想記憶システムは複数の上位
コンピユータと複数のデイスク装置間をインター
フエースするため使用することができる。従つ
て、オペレータが１つ以上の上位コンピユータと
ある制限された数のデイスク装置を操作する場合
は、本発明の仮想記憶システムは最大の記憶効率
を達成しかつデイスク又はテープ記憶システムの
不当な重複を除くため使用することができること
が判るであろう。本発明の上位インターフエース
装着は１つ以上の上位コンピユータと結合するこ
とができる。更に、高速のメモリー即ちカツシエ
の提供は本発明の「先行バツフア作用」には必修
であることが判るであろう。データは多種のデイ
スク装置に記憶され且つ上位コンピユータに転送
される前に集められ且つ再フオーマツトされねば
ならないので、データがデイスク装置から集めら
れるとき該データを一時的に記憶する為に高速の
メモリーが必要である。この集められたデータは
遅延の無い上位コンピユータへの転送の為に再フ
オーマツトされる。上位コンピユータのインター
フエースと各デイスク装置インターフエース段間
の中間バツフアとして高速カツシエを使用するこ
とにより、多重データの緩衝作用が達成でき、即
ち、本発明によれば多数のデイスク装置上の多数
の場所に記憶されるデータ（即ち、「ランダム形
式のデータ」はアセンブルされ、順序付けされ、
上位コンピユータにより呼出される迄高速カツシ
エに一時的に記憶され得る。このように、メモリ
ーから上位コンピユータに情報を読込む際の遅れ
の必要はない。同様に、上位コンピユータからの
データ出力は配置され、分割され、デイスクの各
記憶域が情報の記憶のため使用可能となるような
時迄記憶されることができる。

本発明の記憶システムによりもたらされる特に
重要な点は、データの圧縮の可能性である。これ
迄、デイジタル値「１」又は「０」の長いストリ
ング（Strings）をこのストリングの長さを示す
記号と置換することを含み得る一般的なデータ圧
縮の概念は、これがアドレス指定情報ならびにデ
ータを圧縮するためデイスク駆動装置では成功し
なかつた。しかし、本願によればデイスク装置が
テープとして考えられるため、従来技術のこの問
題は除去され、データの圧縮はデイスク形記憶装
置と共用可能となる。データの圧縮は上位インタ
ーフエース段において構成されること、即ち、書
込み操作の間「１」又は「０」の長いストリング
が検出されて比較的短い記号と置換できること、
読出し操作の間はこれ等ストリングが検出されて
このように定義されたデータにより置換されるこ
とが望ましい。

最後に、本発明の仮想記憶システムに対して他
の多くの変更および改善がなされること、および
本文に提示された事例はあくまで例示であるこ
と、従つて本発明の範囲は頭書の特許請求の範囲
につてのみ限定されるものと解されるべきことが
明らかであろう。

【図面の簡単な説明】

第１図は本発明に従つて構成された仮想記憶シ
ステムの全構成を示す図、第２図は第１図のシス
テム内の制御および情報信号のフローを示す図、
および第３図と第４図はそれぞれ「読出し」およ
び「書込み」の状況における指令信号および情報
のフローを示す図である。 １０……上位コンピユータ、１２……上位イン
ターフエース段、１４……チヤネル、１６……デ
イスク・インターフエース段、１８……共通情報
バス、２０……デイスク・メモリー、２２……主
記憶装置、２４……制御プロセサ、２６……内部
インターフエース、２８……マイクロプロセサ、
３０……データ・バツフア、３２……上位インタ
ーフエース、３４……記憶インターフエース、３
６……局部コントローラ、３８……インターフエ
ース、４０……データ・バツフア、４２……デイ
スク・インターフエース、４４……記憶インター
フエース、４６……データ記録装置。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも１個の上位コンピユータと共に使
   用する疑似テープ記憶装置において、 キヤツシユメモリと、 少なくとも１個の上位コンピユータと該キヤツ
   シユメモリとを接続する少なくとも１個の上位コ
   ンピユータインターフエースと、 ランダムアクセク形式でデータを記憶する少な
   くとも１個のデイスク記憶装置と、 該少なくとも１個のデイスク記憶装置を該キヤ
   ツシユメモリに接続する少なくとも１個のデイス
   ク記憶装置インターフエースと、 該少なくとも１個の上位コンピユータインター
   フエースと該少なくとも１個のデイスク記憶装置
   インターフエースと及び該キヤツシユメモリとに
   接続され、該上位コンピユータからの書き込み命
   令に応答して該上位コンピユータから該上位イン
   ターフエースが受け取つたテープ記憶装置に書き
   込むに適した形式の直列形式のデータをランダム
   アクセス形式で該デイスク記憶装置の所定の領域
   に書き込み、該上位コンピユータの読出命令に応
   答して該デイスク記憶装置に記憶されたデータを
   読出し且つ該読出したデータを直列形式のデータ
   に組み立てて該上位コンピユータに送る様に該上
   位コンピユータインターフエースとデイスク記憶
   装置と該キヤツシユメモリとを制御する制御装置
   と、 を備え、 該制御装置が、 少なくとも１個の該上位コンピユータから受け
   取つた一定単位のデータを記憶するために少なく
   とも１個の該デイスク記憶装置内の領域を指定す
   る手段と、 各々の該一定単位のデータの上位コンピユータ
   アドレスと該一定単位のデータを記憶するのに使
   用する少なくとも１個の該デイスク記憶装置の該
   領域のアドレスとの間の関係を示すデータを記憶
   する手段と、 少なくとも１個の該上位コンピユータによつて
   選択された一定単位データを、該選択された一定
   単位のデータの該上記コンピユータアドレスと該
   選択された一定単位のデータの記憶に使用される
   少なくとも１個の該デイスク記憶装置内の該領域
   との関係を示すデータを用いて、少なくとも１個
   の該デイスク記憶装置からランダムアクセス形式
   で読出し、該読出したデータを直列形式のデータ
   に組み立てる手段と、 を備えたことを特徴とする疑似テープ記憶装置。 ２ 前記制御装置が、オペレータと少なくとも１
   個の該上位コンピユータから受け取る指令に応答
   して少なくとも１個のデイスク記憶装置において
   データを記憶し、アクセスすることを特徴とする
   特許請求の範囲第１項に記載の疑似テープ記憶装
   置。 ３ 少なくとも１個の前記上位コンピユータと少
   なくとも１個の前記デイスク記憶装置と間に配置
   されたデータ圧縮装置およびデータ圧縮解除装置
   とを備えたことを特徴とする特許請求の範囲第１
   項に記載の疑似テープ記憶装置。 ４ 各々の前記上位コンピユータインターフエー
   スがデータバツフアを備えることを特徴とする特
   許請求の範囲第１項に記載の疑似テープ記憶装
   置。 ５ 前記デイスクインターフエースがデータバツ
   フアを備えることを特徴とする特許請求の範囲第
   １項に記載の疑似テープ記憶装置。 ６ 少なくとも１個の上位コンピユータと共に使
   用する疑似テープ記憶方法において、 各々の上位コンピユータと関連した上位インタ
   ーフエース装置を通して、該上位コンピユータと
   高速メインメモリを含むデータキヤツシユメモリ
   との間でデータをテープ記憶装置に書込むに適し
   た形式の直列形式で交換することと、 ランダムアクセク形式でデータを少なくとも１
   個のデイスク記憶装置に記憶することと、 少なくとも１個のデイスク記憶装置インターフ
   エースで該少なくとも１個のデイスク記憶装置を
   該データキヤツシユメモリに接続することと、 少なくとも１個の該上位コンピユータから受け
   取つた一定単位のデータを該デイスク記憶装置に
   記憶するために少なくとも１個の該デイスク記憶
   装置内の領域を指定することと、 各々の該一定単位のデータの上位コンピユータ
   アドレスと該一定単位のデータを記憶するのに使
   用する少なくとも１個の該デイスク記憶装置の該
   領域のアドレスとの間の関係を示すデータを記憶
   することと、 少なくとも１個の該上位コンピユータによつて
   選択された一定単位データを、該選択された一定
   単位のデータの該上位コンピユータアドレスと該
   選択された一定単位のデータの記憶に使用される
   少なくとも１個の該デイスク記憶装置内の該領域
   との関係を示すデータを用いて、少なくとも１個
   の該デイスク記憶装置からランダムアクセス形式
   で読出し、該読出したデータを直列形式のデータ
   に組み立てることと、 を含むことを特徴とする疑似テープ記憶方法。 ７ 前記デイスク記憶装置と前記データキヤツシ
   ユメモリとの間のデータの流れがシステムコント
   ローラで制御されることを特徴とする特許請求の
   範囲第６項に記載の疑似テープ記憶方法。 ８ 前記システムコントローラがオペレータと前
   記上位コンピユータとから受取る指令に応答して
   前記デイスク記憶装置においてデータを記憶し、
   アクセスすることを特徴とする特許請求の範囲第
   ７項に記載の疑似テープ記憶方法。 ９ 前記上位コンピユータインターフエースによ
   り上位コンピユータから直列形式で受取られたデ
   ータが前記キヤツシユメモリに転送される前に非
   直列形式化され、前記キヤツシユメモリから前記
   上位コンピユータに書込まれる前にデータが再度
   直列形式化されることを特徴とする特許請求の範
   囲第６項に記載の疑似テープ記憶方法。 １０ 前記上位コンピユータから受取られたデー
   タが前記デイスク記憶装置に記憶される前に圧縮
   されることを特徴とする特許請求の範囲第６項ま
   たは第９項に記載の疑似テープ記憶方法。 １１ 前記データが前記デイスク記憶装置に記憶
   される記憶領域のアドレスがランダムアクセスメ
   モリに記憶されることを特徴とする特許請求の範
   囲第６項に記載の疑似テープ記憶方法。 １２ 前記アドレスが付加的に他のメモリ装置に
   記憶されることを特徴とする特許請求の範囲第１
   １項に記載の疑似テープ記憶方法。