JPH0448499A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に電気的
に書換え可能でかつ一括消去可能な不揮発性半導体記憶
装置（ＦＬＡＳＨＥＥＰＲＯＭ）に関するものである。

［従来の技術］ 第５図は従来の不揮発性半導体記憶装置のブロック図で
ある。

図において、不揮発性半導体記憶装置は、記憶すべきメ
モリセルのアドレスが入力されるアドレスバッファ１０
７と、コラムアドレスが入力されるコラムデコーダ１０
８と、ロウアドレスが入力されるロウデコーダ１０９と
、ワード線の電位を切換える高電圧スイッチ１１０と、
データの入出力が行なわれるＩ１０バッファ１１１と、
読出されたデータの増幅または書込みデータを保持する
ためのセンスアンプ／書込みドライバ１１２と、所定の
ビット線を選択するためのＹゲート１１３と、マトリク
ス状に配列されたメモリセルが配置されるメモリセルア
レイ１１４と、メモリセルアレイ１１４に与える高電圧
を制御する高電圧制御回路１１９と、制御信号が入力さ
れる制御信号バッファ１２０と、各種の動作を制御する
ための制御回路１２１と、メモリセルアレイのソースの
電位を切換えるアレイソーススイッチ１２２とを含む。

メモリセルアレイ１１４には１つのメモリセルの構成が
代表的に図示されている。メモリセル１１８は１本のビ
ット線１１５とワード線１１６との交差部に配置される
。メモリセル１１８のドレインにはビット線１１５が接
続される。メモリセル１１８のソースにはソース線１１
７が接続され、ソース線１１７の他方はアレイソースス
イッチ１２２に接続される。メモリセル１１８のフロー
ティングゲートにはワード線１１６が接続される。

次に、以上のように構成された不揮発性半導体記憶装置
の動作について説明する。

この不揮発性半導体記憶装置の動作は書込み、消去、読
出し動作の各々に分けられ、書込み動作の場合には、必
ず全アドレスのメモリセルに含まれている情報の消去を
行なう必要がある。

まず、書込み動作について説明する。

書込みを行ないたいアドレスのアドレスデータをアドレ
スバッファ１０７を介して入力し、書込みを可能とする
制御信号を制御信号バッファ１２０を介して入力する。

次に高電圧制御回路１１９に高電圧ｖＰＰを与える。入
力されたアドレスデータは、ロウデコーダ１０９により
デコードされて、１本のワード線が選択される。入力さ
れた高電圧ｖＰＰは高電圧制御回路１１９で制御されて
、高電圧スイッチ１１０に印加される。

選択されたワード線の高電圧スイッチ１１０は、選択さ
れたワード線を高電圧にし、他の非選択のワード線の高
電圧スイッチはＯｖを出力する。

方、Ｉ１０バッファ１１１を介して入力されたデータは
、書込みドライバ１１２においてラッチされる。書込み
ドライバ１１２はコラムデコーダ１０８により選択され
たＹゲート１１３を介して、情報“０”を書込むビット
を含むビット線に高電圧を、情報“１”を書込むビット
を含むビット線に０■の電位を与える。このとき、ソー
ス線１１７の電位は制御回路１２１から出力された信号
に基づいて、切換えられたアレイソーススイッチ１２２
によってその電位はＯｖに維持される。

ここで゛メモリセル１１８の概略構造について、第６図
を参照して説明する。

半導体基板１０５の主面上に所定間隔を置いて２つの不
純物領域が形成され、その一方がドレイン１０３となり
、その他方はソース１０４となる。

ドレイン１０３とソース１０４との間に挾まれた半導体
基板１０５の領域上に絶縁膜１０６が形成され、さらに
その上にフローティングゲート１０２が形成される。フ
ローティングゲート１０２の上に絶縁体を介してコント
ロールゲート１０１が形成される。このような構成にお
いて、情報“０”が書込みされるメモリセルにおいては
、コントロールゲート１０１すなわちワード線１１６に
高電圧Ｖｐｐが、ドレイン１０３すなわちビット線１１
５に書込み電圧ＶＢＲが、ソース１０４すなわちソース
線１１７に電位Ｏｖが各々印加されている。したがって
この状態において、メモリセルのドレイン１０３近傍で
アバランシェ降伏が起こりホットエレクトロンが発生す
る。コントロールゲ−）１０１の高電圧によって加速さ
れたホットエレクトロンが、酸化膜１０６による障壁を
飛び越えて、フローティングゲート１０２に注入され、
そこで蓄積される。この書込み動作によって情報“０″
を書込んだメモリトランジスタのしきい値電圧は、書込
み動作の前より高くなり、すなわちコントロールゲート
１０１に電源電圧Ｖ。ｃ　　（５Ｖ）を与えてもこのト
ランジスタはＯＮＬなくなる。

一方、情報“１”を書込んだメモリセルでは、ビット線
１１５の電位が０■であるので、ホットエレクトロンが
発生しないので書込み前の状態と変わらない。すなわち
この状態は消去状態であり、しきい値電圧が低い状態で
ある。

すなわちＦＬＡＳＨＥＥＰＲＯＭは、書込み時にメモリ
トランジスタのドレイン近傍より電子を注入してしきい
値電圧を高い状態にし、消去時にソースに電子を引抜い
てしきい値電圧を低い状態にする。また、書込みはバイ
トあるはワード単位に行ない、消去はチップ全体に対し
て一括に行なう。

第７図はメモリトランジスタの消去特性を示した図であ
る。

メモリトランジスタには、製造プロセス上のばらつき、
たとえば酸化膜１０６の厚さのばらつき等によって、消
去特性の高いメモリトランジスタ（Ａ）や、消去特性の
低いメモリトランジスタ（Ｂ）が現われる場合がある。

第７図はこのような消去特性の異なるメモリトランジス
タの消去時におけるしきい値電圧の変化を示している図
である。

図において、横軸に消去時間をとり、縦軸にしきい値電
圧がとられている。縦軸にしきい値がＯＶと、消去ベリ
ファイレベルとが破線によって示されている。消去特性
の低いメモリトランジスタ（Ｂ）であれば、消去に要す
る時間が多くかかるため、しきい値電圧Ｏ■に達するま
で相当の時間がかかる。これに対して、消去特性の高い
メモリトランジスタ（Ａ）においては、メモリトランジ
スタ（Ｂ）がしきい値電圧が０■に達するまでに、すで
に負のしきい値電圧の状態になっている。

このように、消去の遅いメモリトランジスタに合わせて
消去時間を十分長くとってしまうと、消去の速いメモリ
トランジスタのしきい値は負の値になってしまう。読出
しは、メモリトランジスタを介して電流が流れるか流れ
ないかを検出して、消去状態か書込み状態かを判定する
。そのため、このようなメモリトランジスタのしきい値
電圧に差かあると情報の読出しにおいて不具合が生じる
。

第８図は、第５図のメモリセル１１４に配置されている
マトリクス上のメモリセルの一部を取出してその構成を
示した概略図である。

図において、メモリセルＭ１１〜Ｍ４４がワード線Ｗ１
〜Ｗ４およびビット線Ｂ１〜Ｂ４の交差点に配置されて
いる。また各々のメモリセルのソースはソース線Ｓ、〜
Ｓ４に接続されている。この第８図の構成に基づいて、
上記の読出し時における不具合について説明する。

まず、この装置の読出し動作は選択されたメモリセルの
ワード線すなわちコントロールゲート１０１に電源電圧
Ｖ。０を、その他の選択されていないメモリセルのワー
ド線に電位Ｏｖを与え、この状態で選択されたメモリセ
ルのメモリトランジスタがＯＮするか否かについて、す
なわちそのビット線に電流が流れるか否かを検知する。

たとえば、第８図においてメモリセルＭ２２が選択され
たメモリセルとし、メモリセルＭ４□が上記に示したよ
うに一括消去によってそのしきい値電圧が通常より低い
状態になっている場合を想定する。

この場合、ワード線Ｗ２が選択されて電源電圧Ｖ（（が
印加されるが、ワード線Ｗ４は選択されないため、その
電位はＱＶのままである。メモリセルＭ２゜にたとえば
情報″０”が書込まれている場合であれば、ワード線Ｗ
２の選択によってもこのメモリトランジスタはＯＮせず
、すなわちビット線Ｂ２に電流を発生しない。しかし、
メモリセルＭ４２のしきい値電圧が負の値となっている
場合、そのワード線Ｗ４が選択されていない状態でも、
このメモリトランジスタをＯＮすることになる。結果と
してメモリトランジスタＭ４゜に接続するビット線Ｂ２
に電流が生じ、これはメモリトランジスタＭ２゜があた
かも情報“１”が書込まれているものとして判断される
ことになる。このようにビット線に接続するメモリセル
のうち１つでもそのしきい値電圧が負の値となっていれ
ば、そのメモリセルが非選択な状態であっても、そのビ
ット線に電流が流れてしまうため、選択されたメモリセ
ルの正しい情報が読比せないことになる。

また、書込みはメモリトランジスタのドレインに高い電
圧を与えて、ドレイン−ソース間に電流を流し、それに
より生じたホットエレクトロンを注入するものである。

したがって、前記のようなしきい値電圧が負のものがあ
るとそのトランジスタは常時ＯＮ状態（以下「過消去状
態」という）となるので、そのビット線には高い電圧が
印加されず、書込みができなくなってしまう。

そこで従来例においては、第９図に示すようなフローチ
ャートによって消去動作を行ない過消去を防止している
。

図において、まずステップＳ１で消去モードに入ると、
ステップＳ２で短い消去パルスが与えられる。次にステ
ップＳ３で消去パルスが与えられたメモリトランジスタ
が消去されているかどうかをベリファイし、消去されて
いなければステップＳ２に戻り、再度消去パルスを与え
る。このような消去動作をすべてのメモリトランジスタ
のアドレスに対して行ない、最終のアドレスに達するま
で行なう（Ｓ４）。これによって消去モードを終了する
ものである（Ｓ５）。

［発明が解決しようとする課題］ 上記のような不揮発性半導体記憶装置では、操作ミスな
どの理由で長い消去パルスを与えて、メモリトランジス
タの一部が過消去されてしまうと、前記のように、書込
みも読出しもできなくなってしまう。このように過消去
されたメモリトランジスタが１つでもあれば、そのチッ
プはもう正しく書込み、読出し動作ができなくなり、製
品の歩留りを低下させることになる。

この発明は上記のような課題を解決するためになされた
もので、過消去された場合であっても、製品の歩留りを
向上することができる不揮発性半導体記憶装置を提供す
ることを目的とする。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、行と列とか
らなるマトリクス状に配列され、その各々は電子の注入
・引抜きが行なわれ得るフローティングゲートを含む複
数のメモリセルと、各々はメモリセルの行に対応して設
けられ、対応した行のメモリセルの各々に接続される複
数のビット線と、メモリセルの少なくとも１列分に対応
する予備のメモリセルと、予備のメモリセルに対応して
設けられ、予備のメモリセルの各々に接続される予備の
ビット線と、ビット線のいずれかを選択する選択手段と
、選択されたビット線を介してメモリセルのいずれかに
情報を書込み、またはメモリセルのいずれかから情報を
読出す読出し・書込み手段と、電子の引抜きが所定量を
超えて行なわれたメモリセルに接続するビット線を特定
する特定手段と、選択手段によって特定されたビット線
が選択されたとき、特定されたビット線の代わりに予備
のビット線を介して予備のメモリセルに対して情報の書
込み・読出しを行なうように読出し・書込み手段を制御
する制御手段とを備えたものである。

［作用コ この発明においては、過消去されたメモリトランジスタ
があれば、そのメモリトランジスタに接続するビット線
を予備のビット線と置換える。

［実施例］ 第１図はこの発明の一実施例による装置要部の回路構成
を示す図である。

メモリトランジスタ１〜３の各々のコントロールゲート
にワード線８が接続され、ワード線８の端部は、ロウデ
コーダ２１に接続される。ロウデコーダ２１には、信号
πＷＬが入力される接続線１９に接続されたＮＡＮＤゲ
ート１８が設けられる。ＮＡＮＤゲート１８の出力は、
端子２０ｂと接地電源Ｖ３ｇとの間に直列に接続された
Ｐチャネル型トランジスタ１６とＮチャネルトランジス
タ１７の各々のゲート電極に接続する。ノードＮ、と端
子２０ａとの間にＰチャネル型トランジスタ１５が設け
られ、そのゲート電極はノードＮ４に接続される。メモ
リトランジスタ１〜３の各々のソースは、ソース線７に
接続される。またその各々のドレインは、ビット線４〜
６に接続され、ビット線４および５はＹゲートトランジ
スタ９および１０を介してセンスアンプ２３および書込
みドライバ２４に接続される。なおメモリトランジスタ
３は予備のメモリセルトランジスタであり、そのドレイ
ンは予備のビット線６に接続され、予備のＹゲートトラ
ンジスタ１１を介して同様にセンスアンプ２３および書
込みドライバ２４に接続される。Ｙゲート９および１０
のゲートは通常のＹゲート線１２および１３に接続され
、それらのゲート線はコラムデコーダ２２に接続される
。予備のＹゲートトランジスタ１１のゲートには、予備
のビット線６を選択するときに“Ｈ”レベルになるＹゲ
ート線１４が接続され、そのゲート線はコラムデコーダ
２２に接続される。

第２図はこの発明の一実施例によるチップ全体を示すブ
ロック図である。

その構成については、第５図の従来例で示したブロック
図に対して相違している点を主に説明する。

第５図の従来例と異なる点としては、アドレスバッファ
３７および高電圧制御回路３９の出力を受け、またその
内部で処理された信号をコラムデコーダ３４に与える冗
長回路４１が設けられていることである。

第３図はこの冗長回路４１の内部構成を示す図である。

図において、アドレス信号ＡＯ〜ＡＮが各々入力される
不揮発性ラッチ５０およびコンパレータ５１が各々直列
に接続される。またアドレス信号Ａ０〜ＡＮは、不揮発
性ラッチ５０に入るとともに、直接コンパレータ５１に
も入力される。コンパレータ５１の出力は、ＮＡＮＤゲ
ート５２に入力され、インバータ５３を介して信号ＳＰ
Ｉをコラムデコーダ３４に与える構成となっている。

次に、第１図〜第３図を用いてこの発明の一実施例によ
る不揮発性半導体記憶装置の動作の説明をする。

まず、過消去されたメモリトランジスタを含むビット線
を特定する動作と、そのビット線を予備のビット線に置
換える動作について説明する。

ビット線を特定するモードを活性化する制御信号が入力
されると、信号ＡＷＬが“Ｌ”レベルになり、ロウデコ
ーダ２１のすべてのＮＡＮＤゲート１８の出力はＨ”レ
ベルになる。ロウデコーダ２１のトランジスタ１５．１
６およびトランジスタ１７で構成されるハーフラッチ回
路は、ＮＡＮＤゲート１８の“Ｈ”の入力を受け、ワー
ド線８の電圧レベルを“Ｌ”レベルにする。この動作に
よってすべてのワード線は“Ｌ”レベルになる。

次に、ロウアドレスは固定して、コラムデコーダアドレ
スのみを全アドレスに対して回すような読比し動作を行
なう。ワード線の電圧レベルはすべて“Ｌ”レベルにな
っているため、過消去されたメモリトランジスタ（しき
い値が負であり、ＯＮ状態となっている）を含むビット
線だけが“Ｌ”レベルになる。そこで、この“Ｌ”　レ
ベルになるコラムアドレスを記憶しておく。

以上の動作により、過消去されたメモリトランジスタに
接続するビット線を特定することが可能になる。

次に上記の動作で特定されたビット線を予備のビット線
に置換える動作について説明する。

外部よりビット線置換えモードを活性化する制御信号と
、前記で記憶されたコラムアドレスとがバッファ４０と
アドレスバッファ３７とに入力されると、高電圧制御回
路３９に接続されるｖＰＰピンに高電圧か与えられる。

コラムアドレスは冗長回路４１の不揮発性ラッチ５０に
入り、高電圧により不揮発的に記憶される。複数のビッ
ト線を置換えたい場合は、予備のビット線の数がある限
り、上記と同様の動作を繰返すことによって可能となる
。

次に、上記のように置換えを行なった後の通常の読出し
・書込み動作をする場合について説明する。

入力されたコラムアドレスは冗長回路４１にも与えられ
、そのアドレスがビット線を置換えたアドレスであれば
、冗長回路４１内の不揮発性ラッチ５０の各々のデータ
と、入力されたアドレスデータとは同一になる。そのた
め、コンパレータ５１の出力はすべて“Ｈ”　レベルに
なる。次段のＮＡＮＤゲート５２の入力はすべて“Ｈ”
レベルであるので、インバータ５３の出力は“Ｈ”レベ
ルになり、予備のビット線を選択する信号ＳＰＩが“Ｈ
″レベルなる。信号５ＰＩＪ（“Ｈ”レベルになると、
コラムデコーダ２２では通常のＹゲート線１２および１
３をすべて“Ｌ”レベルにし、信号ＳＰＩに対応するＹ
ゲート線１４のみを“Ｈ”レベルにする。この動作によ
って置換えられた予備のビット線が選択できる。

一方、入力されたコラムデコーダアドレスが通常のアド
レス信号であるならば、冗長回路４１内のコンパレータ
５０の出力の少なくとも１つは“Ｌ”レベルであるので
、ＮＡＮＤゲート５２は“Ｈ″レベル信号を出力し、信
号ＳＰＩは”Ｌ”レベルに保たれ、ビット線の置換えは
行なわれない。

第４図はこの発明の他の実施例による不揮発性半導体記
憶装置のブロック図である。

この実施例においては、先の実施例で示したビット線の
特定動作と置換え動作とをチップ内部で自動的に行なう
ものである。先の実施例による第２図と異なっている点
は、セルフテスト制御回路４３とアドレスバッファ４２
にアドレスラッチの機能を組込んだことである。セルフ
テスト制御回路４３では、信号ＡＷＬの発生、読出しデ
ータの判定、コラムアドレスのラッチ制御および冗長回
路４１の制御を行なうものである。アドレスラッチ４２
は、ワード線をすべて“Ｌ＃レベルにして読出したとき
に、“Ｌ”レベルになるビット線のコラムアドレスをラ
ッチするものである。

［発明の効果］ この発明は以上説明したとおり、過消去されたメモリト
ランジスタがあっても、そのメモリトランジスタに接続
するビット線を予備のビ・ソト線と置換えることによっ
て、正しく書込みおよび読出し動作を行なうことができ
るので、製品の歩留りが向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例による装置要部の回路構成
を示す図、第２図はこの発明の一実施例によるブロック
構成図、第３図は第２図の冗長回路の具体的構成を示す
図、第４図はこの発明の他の実施例によるブロック構成
図、第５図は従来の不揮発性半導体記憶装置のブロック
図、第６図は第５図に示したメモリセルの断面構造図、
第７図は消去特性の異なるメモリトランジスタのしきい
値電圧の変化を示す図、第８図は第５図のメモリセルア
レイに含まれるメモリトランジスタの具体的レイアウト
を示す図、第９図は従来の消去モードにおける消去動作
を示すフローチャート図である。 図において、１．２はメモリトランジスタ、３は予備の
メモリセル、４，５はビット線、６は予備のビット線、
８はワード線、９，１０はＹゲート、１１は予備のＹゲ
ート、１２．１３はＹゲート線、１４は予備のＹゲート
線、１５．１６はＰチャネル型トランジスタ、１７はＮ
チャネル型トランジスタ、１８はＮＡＮＤゲート、１９
は信号線、２２はコラムデコーダ、２３はセンスアンプ
、２４は書込みドライバ、４１は冗長回路、５０は不揮
発性ラッチ、５１はコンパレータ、５２はＮＡＮＤゲー
ト、５３はインバータである。 なお、各図中、同一符号は、同一または相当部分を示す
。

Claims (1)

1. 【特許請求の範囲】 行と列とからなるマトリクス状に配列され、その各々は
   、電子の注入・引抜きが行なわれ得るフローティングゲ
   ートを含む複数のメモリセルと、各々は前記メモリセル
   の行に対応して設けられ、対応した行のメモリセルの各
   々に接続される複数のビット線と、 前記メモリセルの少なくとも１列分に対応する予備のメ
   モリセルと、 前記予備のメモリセルに対応して設けられ、前記予備の
   メモリセルの各々に接続される予備のビット線と、 前記ビット線のいずれかを選択する選択手段と、前記選
   択されたビット線を介して前記メモリセルのいずれかに
   情報を書込み、または前記メモリセルのいずれかから情
   報を読出す読出し・書込み手段と、 電子の引抜きが所定量を超えて行なわれたメモリセルに
   接続するビット線を特定する特定手段と、前記選択手段
   よって前記特定されたビット線が選択されたとき、前記
   特定されたビット線の代わりに前記予備のビット線を介
   して前記予備のメモリセルに対して情報の書込み・読出
   しを行なうように前記読出し・書込み手段を制御する制
   御手段とを備えた、不揮発性半導体記憶装置。