JPH0448649A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0448649A JPH0448649A JP2155792A JP15579290A JPH0448649A JP H0448649 A JPH0448649 A JP H0448649A JP 2155792 A JP2155792 A JP 2155792A JP 15579290 A JP15579290 A JP 15579290A JP H0448649 A JPH0448649 A JP H0448649A
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- JP
- Japan
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- film
- conductive film
- layer
- capacitor
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＤＩ？ＡＭ （ダイナミックランダムアクセスメモリ）
の記憶セルのキャパシタの製造方法に関し。
の記憶セルのキャパシタの製造方法に関し。
現状の簡単なスタック構造のまま、容量を増大させ、ソ
フトエラーの低減を目的とし。
フトエラーの低減を目的とし。
層間絶縁膜（２０）が表面に被着形成された半導体基板
（１１）表面に、該半導体基板（１１）表面を露出させ
るようにコンタクト窓を開口する工程と１次いで、非酸
化性雰囲気中で、該コンタクト窓を通して該半導体基板
（１１）表面から該層間絶縁膜（２ｏ）表面に延在する
ように第１層目導電膜（１６Ａ）を形成する工程と２次
いで、引き続いて非酸化性雰囲気中で、該第１層目導電
膜（１６Ａ）表面から該第１層目導電膜 （１６Ａ）が
形成されない該層間絶縁膜（２０）表面にまで延在する
ように第２層目導電膜（１６Ｂ）を形成する工程と１次
いで、該第２層目導電膜（１６Ｂ）表面に誘電体膜（１
７）を形成する工程と。
（１１）表面に、該半導体基板（１１）表面を露出させ
るようにコンタクト窓を開口する工程と１次いで、非酸
化性雰囲気中で、該コンタクト窓を通して該半導体基板
（１１）表面から該層間絶縁膜（２ｏ）表面に延在する
ように第１層目導電膜（１６Ａ）を形成する工程と２次
いで、引き続いて非酸化性雰囲気中で、該第１層目導電
膜（１６Ａ）表面から該第１層目導電膜 （１６Ａ）が
形成されない該層間絶縁膜（２０）表面にまで延在する
ように第２層目導電膜（１６Ｂ）を形成する工程と１次
いで、該第２層目導電膜（１６Ｂ）表面に誘電体膜（１
７）を形成する工程と。
次いで、該誘電体膜（１７）表面に、該第２層目導電Ｗ
ｉ！（１６Ｂ）と電気的に接触しないように導電膜（１
日）を形成する工程とを有するように構成する。
ｉ！（１６Ｂ）と電気的に接触しないように導電膜（１
日）を形成する工程とを有するように構成する。
本発明はＤＲＡＭの記憶セルのキャパシタの製造方法に
関する。
関する。
最近の半導体メモリにおいては、高集積化のために微細
化が要求されている。
化が要求されている。
ＤＲＡＭの記憶セルは、記憶容量の大規模化にともない
ビット当たりのセル面積が小さくかつ記憶保持、続出に
十分な電荷を蓄積できる容量の大きい蓄積電極の構造が
求められている。
ビット当たりのセル面積が小さくかつ記憶保持、続出に
十分な電荷を蓄積できる容量の大きい蓄積電極の構造が
求められている。
本発明はこの要求に対応した記憶セルのキャパシタ構造
として利用できる。
として利用できる。
〔従来の技術〕
第２図（ａ）、 （ｂ）は従来例によるキャパシタを説
明する断面図である。
明する断面図である。
図において、１１は半導体基板、 １２は分離酸化膜。
１３、１４はソースドレイン領域、１５はワードライン
（ゲー１−）、１６は蓄積電極、１７は誘電体膜、１８
は対向電極、 １９はビットラインである。
（ゲー１−）、１６は蓄積電極、１７は誘電体膜、１８
は対向電極、 １９はビットラインである。
図のように蓄積電極１６を覆って誘電体膜１７を介し対
向電極１８が重ねられてキャパシタを構成している。
向電極１８が重ねられてキャパシタを構成している。
セル面積を小さくして、キャパシタの容量を増やすには
、蓄積電極の表面積を大きくすることが重要である。そ
のために、キャパシタはトレンチやスタックのような３
次元構造をとってキャパシタ面積を大きくシ、かつ誘電
体膜である窒化シリコン膜をその限界膜厚である６０人
近くまで薄くシて容量を確保していた。
、蓄積電極の表面積を大きくすることが重要である。そ
のために、キャパシタはトレンチやスタックのような３
次元構造をとってキャパシタ面積を大きくシ、かつ誘電
体膜である窒化シリコン膜をその限界膜厚である６０人
近くまで薄くシて容量を確保していた。
従って、これ以上に容量を増加させるためには複雑なス
タック構造をとる必要がある。
タック構造をとる必要がある。
また、第２図ら）の誘電体膜１７の拡大図に示されるよ
うに、誘電体膜は例えば二酸化シリコン（ＳｉＯ□）膜
１７Ａ／窒化シリコン（ＳｉＪｎ）膜１７Ｂの２層構造
であるが、誘電体膜成長前に蓄積電極１６上に自然酸化
膜１７Ｎが成長しているため、その存在により容量低減
をきたしている。
うに、誘電体膜は例えば二酸化シリコン（ＳｉＯ□）膜
１７Ａ／窒化シリコン（ＳｉＪｎ）膜１７Ｂの２層構造
であるが、誘電体膜成長前に蓄積電極１６上に自然酸化
膜１７Ｎが成長しているため、その存在により容量低減
をきたしている。
そこで１本発明は現状の簡単なスタック構造のまま、容
量を増大させることを目的とする。
量を増大させることを目的とする。
上記課題の解決は１層間絶縁膜（２０）が表面に被着形
成された半導体基板（１１）表面に、該半導体基板（１
１）表面を露出させるようにコンタクト窓を開口する工
程と９次いで、非酸化性雰囲気中で、該コンタクト窓を
通して該半導体基板（１１）表面から＃ｇ、層間絶縁膜
（２０）表面に延在するように第１層目導電膜（１６Ａ
）を形成する工程と１次いで、引き続いて非酸化性雰囲
気中で、該第１層目導電膜（１６Ａ）表面から該第１層
目導電膜 （１６Ａ）が形成されない核層間絶縁膜（２
０）表面にまで延在するように第２層目導電膜（１６Ｂ
）を形成する工程と１次いで、該第２層目導電膜（１６
Ｂ）表面に誘電体膜（Ｉ７）を形成する工程と１次いで
、該誘電体膜（１７）表面に、該第２層目導電１！（１
６Ｂ）と電気的に接触しないように導電膜（１８）を形
成する工程とを有する半導体装置の製造方法により達成
される。
成された半導体基板（１１）表面に、該半導体基板（１
１）表面を露出させるようにコンタクト窓を開口する工
程と９次いで、非酸化性雰囲気中で、該コンタクト窓を
通して該半導体基板（１１）表面から＃ｇ、層間絶縁膜
（２０）表面に延在するように第１層目導電膜（１６Ａ
）を形成する工程と１次いで、引き続いて非酸化性雰囲
気中で、該第１層目導電膜（１６Ａ）表面から該第１層
目導電膜 （１６Ａ）が形成されない核層間絶縁膜（２
０）表面にまで延在するように第２層目導電膜（１６Ｂ
）を形成する工程と１次いで、該第２層目導電膜（１６
Ｂ）表面に誘電体膜（Ｉ７）を形成する工程と１次いで
、該誘電体膜（１７）表面に、該第２層目導電１！（１
６Ｂ）と電気的に接触しないように導電膜（１８）を形
成する工程とを有する半導体装置の製造方法により達成
される。
［作用〕
本発明は蓄積電極を２層で形成し、第１層目導電膜は従
来のパターンどおりの厚さを有し２且っ同し層でピント
ライン等の他部の導電膜を同時に形成し、第２層目導電
膜は第１層目導電膜のパターンを覆って真空を破らない
で連続的ムこ第２層目導電膜と窒化シリコン膜を成長し
、窒化シリコン膜の表面を軽（酸化後１次いで対向電極
形成用の導電膜を成長し、対向電極形成用の導電膜、窒
化シリコン膜、蓄積電極の第２層目導電膜を同時にパタ
ーニングしてキャパシタを形成することにより。
来のパターンどおりの厚さを有し２且っ同し層でピント
ライン等の他部の導電膜を同時に形成し、第２層目導電
膜は第１層目導電膜のパターンを覆って真空を破らない
で連続的ムこ第２層目導電膜と窒化シリコン膜を成長し
、窒化シリコン膜の表面を軽（酸化後１次いで対向電極
形成用の導電膜を成長し、対向電極形成用の導電膜、窒
化シリコン膜、蓄積電極の第２層目導電膜を同時にパタ
ーニングしてキャパシタを形成することにより。
（１）対向電極と同時にセルフアライメントで蓄積電極
を従来パターンより大きい面積で形成するため容量が増
大する。
を従来パターンより大きい面積で形成するため容量が増
大する。
（２）蓄積電極の第２層目導電膜と窒化シリコン膜を連
続成長するため、これらの層の間に自然酸化膜が生成さ
れることなく、従ってその分だけ容量が増える ようにしたものである。
続成長するため、これらの層の間に自然酸化膜が生成さ
れることなく、従ってその分だけ容量が増える ようにしたものである。
ここで、蓄積電極を第１層目導電膜を省略して第２層目
導電膜導電膜だけで形成することも考えられるが、この
場合キャパシタ面積は、膜厚の大きい第１層目導電膜の
側面部の面積骨が低減することになる。また、ビットラ
イン等の他の配線を別工程で行わなければならず、第１
層目導電膜を省略する意義がなくなることになる。
導電膜導電膜だけで形成することも考えられるが、この
場合キャパシタ面積は、膜厚の大きい第１層目導電膜の
側面部の面積骨が低減することになる。また、ビットラ
イン等の他の配線を別工程で行わなければならず、第１
層目導電膜を省略する意義がなくなることになる。
第１図（ａ）〜（Ｃ）は実施例を工程順に説明する断面
図である。
図である。
第１図（ａ）において、半導体基板としてｐ型シリコン
（ｐ−５ｉ）基板１１の素子分離領域に分離絶縁膜１２
を形成し２選択トランジスタのワードライン１５及びソ
ースドレイン領域１３．１４を形成する。
（ｐ−５ｉ）基板１１の素子分離領域に分離絶縁膜１２
を形成し２選択トランジスタのワードライン１５及びソ
ースドレイン領域１３．１４を形成する。
その上に、二酸化シリコン（ＳｉＯ□）膜２０を成長し
。
。
この膜にビットライン１９のコンタクトホールＢＣと蓄
積電極接続用のストレージコンタクトホールＳＣを開口
する。
積電極接続用のストレージコンタクトホールＳＣを開口
する。
次いで、＊さ２０００〜４０００人のポリシリコン膜（
またはポリサイド膜）を成長し、この膜をバターニング
して蓄積電極の第１層目導電膜１６Ａのパターンとビッ
トライン１９を形成する。
またはポリサイド膜）を成長し、この膜をバターニング
して蓄積電極の第１層目導電膜１６Ａのパターンとビッ
トライン１９を形成する。
次いで、基板上全面に蓄積電極の第２層目導電膜１６Ｂ
として燐をドープした厚さ１０００〜２０００人のポリ
シリコン膜と厚さ７０人の窒化シリコン（ＳｉＪ４）膜
１７を真空を破らないで連続成長する。
として燐をドープした厚さ１０００〜２０００人のポリ
シリコン膜と厚さ７０人の窒化シリコン（ＳｉＪ４）膜
１７を真空を破らないで連続成長する。
この場合、ポリシリコンの成長条件は１反応ガスとして
５１ｇ４またはＳｉＪ、を用い、これを０．１〜Ｑ、５
Ｔｏｒｒに減圧した雰囲気中で基板温度をＳｉｎ、の
場合で５８０〜６５０ ”Ｃ，５ｉｚ）Ｌの場合で３６
０〜４５０°Ｃにして行う。
５１ｇ４またはＳｉＪ、を用い、これを０．１〜Ｑ、５
Ｔｏｒｒに減圧した雰囲気中で基板温度をＳｉｎ、の
場合で５８０〜６５０ ”Ｃ，５ｉｚ）Ｌの場合で３６
０〜４５０°Ｃにして行う。
また、ガスの切り換えにより次の条件で５ｉＪ４の成長
を行う。
を行う。
５ｉＪ４の成長条件は１反応ガスとして５ｉＨｓとＮＨ
３，または５ｉＨＣ１３とＮＨ３，または５ｉＨ２Ｃ１
，とＮＨ，を用い、これを０．１〜０．５ Ｔｏｒｒに
減圧した雰囲気中で基板温度を６８０〜８００°Ｃにし
て行う。
３，または５ｉＨＣ１３とＮＨ３，または５ｉＨ２Ｃ１
，とＮＨ，を用い、これを０．１〜０．５ Ｔｏｒｒに
減圧した雰囲気中で基板温度を６８０〜８００°Ｃにし
て行う。
次いで、熱酸化により、 Ｓｉ３Ｎ、膜１７の表面に膜
厚〜１０人のＳｉＯ□を形成してＳｉＯ□／Ｓｉ３Ｎ４
の２層構造の誘電体膜を形成する。
厚〜１０人のＳｉＯ□を形成してＳｉＯ□／Ｓｉ３Ｎ４
の２層構造の誘電体膜を形成する。
第１図ら）において、基板上全面に対向電極形成用の厚
さ１０００〜２０００人のポリシリコン膜１８を成長し
、燐をドープする。
さ１０００〜２０００人のポリシリコン膜１８を成長し
、燐をドープする。
次いで、エツチングマスクとしてキャパシタ領域を覆う
レジスト膜２１を形成する。
レジスト膜２１を形成する。
次いで１ レジスト膜２１をマスクにしてポリシリコン
膜１８．誘電体膜１７．蓄積電極の第２Ｎ目導電膜１６
Ｂを同時にパターニングしてキャパシタを形成し、レジ
スト膜２１を除去する。
膜１８．誘電体膜１７．蓄積電極の第２Ｎ目導電膜１６
Ｂを同時にパターニングしてキャパシタを形成し、レジ
スト膜２１を除去する。
第１図（Ｃ）はキャパシタを形成した後の断面図である
。
。
従来例では、 Ｓｉ：＋Ｌ膜成長前に蓄積電極のポリシ
リコン膜上に厚さ〜１０人の自然酸化膜が存在するため
容量が小さくなるが、ちなみに。
リコン膜上に厚さ〜１０人の自然酸化膜が存在するため
容量が小さくなるが、ちなみに。
厚さ１０人／７０人の５ｘＯｚ／Ｓｉ：ｌＮｎの２層構
造の誘電体膜の場合はこの自然酸化膜により約２０％の
容量低下となる。
造の誘電体膜の場合はこの自然酸化膜により約２０％の
容量低下となる。
一方、実施例では連続成長によりこのような自然酸化膜
は生成されないこと、及びキャパシタ面積の増加の２点
により、容量を増大させることができる。
は生成されないこと、及びキャパシタ面積の増加の２点
により、容量を増大させることができる。
以上の一実施例では、蓄積電極（１６Ａ、 １６Ｂ）を
重ね形成しているが、要は蓄積電極表面が酸化されなけ
ればよく、非酸化性（不活性）雰囲気にて処理してもよ
い。
重ね形成しているが、要は蓄積電極表面が酸化されなけ
ればよく、非酸化性（不活性）雰囲気にて処理してもよ
い。
以上説明したように本発明によれば、現状の簡単なスタ
ンク構造のまま１容量を増大させることができる。
ンク構造のまま１容量を増大させることができる。
この結果、 ＤＲＡＭの放射線によるソフトエラーが低
減できる。
減できる。
第１図（ａ）〜（Ｃ）は実施例を工程順に説明する断面
図である。 第２図（ａ）、 （ｂ）は従来例によるキャパシタを説
明する断面図である。 図おいて １１は半導体基板。 １２は分離酸化膜。 １３、１４はソースドレイン領域。 １５はワードライン（ゲート）。 １６は蓄積電極。 １６八は蓄積電極の第１層目導電膜。 １６Ｂは蓄積電極の第２層目導電膜。 １７は誘電体膜。 １８は対向電極。 １９はビットライン。 ２０は層間絶縁膜 実砲４夕）の順面図 ＺＩ図
図である。 第２図（ａ）、 （ｂ）は従来例によるキャパシタを説
明する断面図である。 図おいて １１は半導体基板。 １２は分離酸化膜。 １３、１４はソースドレイン領域。 １５はワードライン（ゲート）。 １６は蓄積電極。 １６八は蓄積電極の第１層目導電膜。 １６Ｂは蓄積電極の第２層目導電膜。 １７は誘電体膜。 １８は対向電極。 １９はビットライン。 ２０は層間絶縁膜 実砲４夕）の順面図 ＺＩ図
Claims (1)
- 【特許請求の範囲】 層間絶縁膜（２０）が表面に被着形成された半導体基板
（１１）表面に、該半導体基板（１１）表面を露出させ
るようにコンタクト窓を開口する工程と、次いで、非酸
化性雰囲気中で、該コンタクト窓を通して該半導体基板
（１１）表面から該層間絶縁膜（２０）表面に延在する
ように第１層目導電膜（１６Ａ）を形成する工程と、 次いで、引き続いて非酸化性雰囲気中で、該第１層目導
電膜（１６Ａ）表面から該第１層目導電膜（１６Ａ）が
形成されない該層間絶縁膜（２０）表面にまで延在する
ように第２層目導電膜（１６Ｂ）を形成する工程と、 次いで、該第２層目導電膜（１６Ｂ）表面に誘電体膜（
１７）を形成する工程と、 次いで、該誘電体膜（１７）表面に、該第２層目導電膜
（１６Ｂ）と電気的に接触しないように導電膜（１８）
を形成する工程 とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155792A JPH0448649A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155792A JPH0448649A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448649A true JPH0448649A (ja) | 1992-02-18 |
Family
ID=15613535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155792A Pending JPH0448649A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488665A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | 電荷蓄積容量を備えた半導体装置及びその製造方法 |
-
1990
- 1990-06-14 JP JP2155792A patent/JPH0448649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0488665A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | 電荷蓄積容量を備えた半導体装置及びその製造方法 |
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