JPH0448891A - Digital convergence correction device - Google Patents
Digital convergence correction deviceInfo
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- JPH0448891A JPH0448891A JP15809890A JP15809890A JPH0448891A JP H0448891 A JPH0448891 A JP H0448891A JP 15809890 A JP15809890 A JP 15809890A JP 15809890 A JP15809890 A JP 15809890A JP H0448891 A JPH0448891 A JP H0448891A
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- correction
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- Video Image Reproduction Devices For Color Tv Systems (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカラーテレビジョン受像機のデジタルコンバー
ゼンス補正装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital convergence correction device for a color television receiver.
炎米企肢歪 第5図は従来例のブロック図である。Flame rice plot twist FIG. 5 is a block diagram of a conventional example.
第5図において、1はフェーズロックドループ(以下r
PLL、という)回路であり、該PLL回路1の水平ブ
ランキング入力端子2には水平ブランキング信号が、ま
た垂直ブランキング入力端子3には垂直ブランキング信
号が入力され、該PLL回路1の出力端子より基準とな
るクロックを出力する。この基準クロックは次段のタイ
ミング発生回路4に入力され、クロスハツチ発生回路5
に対してX行y列信号(x、 yは自然数)を、また
アドレス発生回路7に対してアドレスクロック信号を出
力する。クロスハツチ発生回路5は例えば第2図に示す
ような画面内で横方向に9本、縦方向に7本のクロスハ
ツチパターンWを映し出すためのクロスハツチ信号を出
力する。この場合、コンバーゼンス調整点Pはクロスハ
ツチパターンWの各交点となる。アドレス発生回路7は
アドレス切換回路8の端子aに対して同期アドレスを出
力する。該同期アドレスはPLL回路1に入力されてい
る水平及び垂直のブランキング信号に同期している。ア
ドレス切換回路8は端子aの他に端子す、cで構成され
ている。端子a−b及び端子c−bの切換は、制御回路
25から出力されるアドレス切換信号によって制御され
る。現在第5図に示すように端子a−bがONになって
いる場合は、同期アドレスはフレームメモリ31に導か
れる。フレームメモリ31内のデジタル補正データはそ
れぞれ第2図に示すようなりロスハツチパターンの交点
である調整点Pに対応しており、ラスタースキャンに対
応して次々デジタル補正データとして読み出される。読
み出されたデジタル補正データはD/A変換回路32で
アナログ信号に変換された後、ローパスフィルタ (以
下「LPF」という)33で平滑され、これ以後は図示
していないがドライブ段で増幅された後、コンバーゼン
スヨークに供給される。In Fig. 5, 1 is a phase-locked loop (r
A horizontal blanking signal is input to the horizontal blanking input terminal 2 of the PLL circuit 1, a vertical blanking signal is input to the vertical blanking input terminal 3 of the PLL circuit 1, and the output of the PLL circuit 1 is Outputs the reference clock from the terminal. This reference clock is input to the next stage timing generation circuit 4, and the crosshatch generation circuit 5
It outputs an X row, y column signal (x, y are natural numbers) to the address generating circuit 7, and an address clock signal to the address generating circuit 7. The crosshatch generating circuit 5 outputs a crosshatch signal for displaying a crosshatch pattern W of nine horizontal lines and seven vertical lines within the screen, as shown in FIG. 2, for example. In this case, the convergence adjustment points P are the intersections of the crosshatch pattern W. Address generation circuit 7 outputs a synchronous address to terminal a of address switching circuit 8. The synchronous address is synchronized with horizontal and vertical blanking signals input to the PLL circuit 1. The address switching circuit 8 includes terminals A and C in addition to the terminal A. Switching between terminals a-b and terminal c-b is controlled by an address switching signal output from the control circuit 25. If terminals a-b are currently ON as shown in FIG. 5, the synchronization address is led to the frame memory 31. The digital correction data in the frame memory 31 each corresponds to an adjustment point P which is an intersection of loss hatch patterns as shown in FIG. 2, and is read out one after another as digital correction data in response to raster scanning. The read digital correction data is converted into an analog signal by a D/A conversion circuit 32, smoothed by a low-pass filter (hereinafter referred to as "LPF") 33, and thereafter amplified by a drive stage (not shown). After that, it is fed to the convergence yoke.
上記制御回路25は例えばマイクロプロセッサなどを使
用した回路であり、アドレス切換回路8の端子C及び不
揮発性メモリ26に対して制御アドレス信号を出力する
。同時にフレームメモリ31と不揮発性メモリ26に対
して双方向のデータバスを持つ。つまり制御回路25か
らアドレス切換回路8に出力されるアドレス切換信号に
よりアドレス切換回路8の端子c−bがONになると、
フレームメモリ31は制御アドレス信号によりアドレッ
シングされるようになり、制御回路25のデータバスを
通じて内容を変更することができ、適正なコンバーゼン
ス補正デジタルデータを書き込むことができる。The control circuit 25 is a circuit using, for example, a microprocessor, and outputs a control address signal to the terminal C of the address switching circuit 8 and the nonvolatile memory 26. At the same time, it has a bidirectional data bus for frame memory 31 and nonvolatile memory 26. In other words, when terminal c-b of the address switching circuit 8 is turned ON by the address switching signal output from the control circuit 25 to the address switching circuit 8,
The frame memory 31 is now addressed by the control address signal and its contents can be changed through the data bus of the control circuit 25, allowing appropriate convergence correction digital data to be written.
20は上記制御回路25に接続されたコントローラであ
り、該コントローラ20にはカーソルを上下左右に移動
させるカーソルキー21と、コンバーゼンスの調整にお
いて緑(以下「G」という)を固定にして赤(以下1[
、という)をGに一致させるか青(以下rB、という)
をGに一致させるいずれかの調整を選択するカラー切換
ボタン23と、カーソルを移動させるカーソル移動モー
ドかあるいはコンバーゼンスの調整を行うコンバーゼン
ス調整モードかのいずれかを選択するモード切換ボタン
24を設ける。Reference numeral 20 denotes a controller connected to the control circuit 25, and the controller 20 has cursor keys 21 for moving the cursor up, down, left, and right, and for convergence adjustment, green (hereinafter referred to as "G") is fixed and red (hereinafter referred to as "G") is fixed. 1[
) to match G or blue (hereinafter referred to as rB)
A color switching button 23 for selecting one of the adjustments to match G with G, and a mode switching button 24 for selecting either a cursor movement mode for moving the cursor or a convergence adjustment mode for adjusting convergence are provided.
次にコンバーゼンスの調整方法を説明する。コンバーゼ
ンスの調整はGを固定にしてRをGに一致させる場合と
、BをGに一致させる場合の2通りに分けられる。まず
コントローラ20のカラー切換ボタン23でGRの調整
もしくはCBの調整のいずれかを選択する0例えばカラ
ー切換ボタン23によりGRの調整を選択したとすると
、GとRのクロスハツチパターンが画面に映し出される
。次にコントローラ20のモード切換ボタン24でカー
ソルキー21がデイスプレィ上のカーソルを移動させる
状態を示すカーソル移動モードかあるいはコンバーゼン
スの調整を行うコンバーゼンス調整モードかのどちらか
を選択する。カーソル移動モードというのはカーソルが
カーソルキー21の操作によってデイスプレィ上を上下
左右に移動するモードであり、コンバーゼンス調整モー
ドというのはカーソルがある場所、つまり成る調整点P
においてカーソルキー21の上下左右の操作によってコ
ンパーゼンスの補正を上下左右に行うモードのことであ
る。すなわち、先づモード切換ボタン24でカーソル移
動モードを選択し、カーソルキー21を操作すると、カ
ーソルは補正を行いたい点に移動する。Next, a method for adjusting convergence will be explained. Convergence adjustment can be divided into two ways: fixing G and making R match G, and making B match G. First, select either GR adjustment or CB adjustment using the color switching button 23 of the controller 20. For example, if you select GR adjustment using the color switching button 23, a crosshatch pattern of G and R will be displayed on the screen. . Next, the mode switching button 24 of the controller 20 is used to select either a cursor movement mode in which the cursor key 21 moves the cursor on the display or a convergence adjustment mode in which convergence is adjusted. The cursor movement mode is a mode in which the cursor moves vertically and horizontally on the display by operating the cursor keys 21, and the convergence adjustment mode is a mode in which the cursor moves vertically and horizontally on the display by operating the cursor keys 21, and the convergence adjustment mode is a mode in which the cursor moves vertically and horizontally on the display.
This is a mode in which the coherence is corrected vertically and horizontally by operating the cursor key 21 vertically and horizontally. That is, when the cursor movement mode is first selected with the mode switching button 24 and the cursor key 21 is operated, the cursor moves to the point where correction is desired.
次に上記のようにして調整点Pを選択した後、モード切
換ボタン24でコンバーゼンス調整モードを選択してカ
ーソルが位置している場所のコンバーゼンスの補正をカ
ーソルキー21の上下左右の操作によりクロスハツチパ
ターンのRをGに一致させることによって行う。Next, after selecting the adjustment point P as described above, select the convergence adjustment mode with the mode switching button 24, and correct the convergence at the location where the cursor is located by using the up/down/left/right operations of the cursor key 21 to perform crosshatching. This is done by matching R of the pattern with G.
以下同様にして上記クロスハツチパターンの交点である
画面の全調整点Pについてコンバーゼンスの補正を行い
G、Rのコンバーゼンスの補正が完了する。Thereafter, the convergence is corrected in the same way for all the adjustment points P on the screen which are the intersections of the crosshatch patterns, and the convergence correction of G and R is completed.
次にカラー切換ボタン23で別の色(ここではGB)を
選び同様に画面の全調整点について補正を行う。コンバ
ーゼンス補正の一連の作業が終るとすると、図示はして
はいないがコントローラ20あるいは別に設けである書
込みスイッチをONすることにより制御回路25はアド
レス切換信号を垂直ブランキング期間のみアドレス切換
回路8の端子c−bがONになるように出力し、フレー
ムメモ1731の内容を双方向データバスを通じて不揮
発性メモリ26に転送書込みをすることで書込みが終了
する。Next, select another color (in this case, GB) using the color switching button 23, and similarly perform corrections on all adjustment points on the screen. When a series of convergence correction operations are completed, by turning on the controller 20 or a separately provided write switch (not shown), the control circuit 25 outputs an address switching signal to the address switching circuit 8 only during the vertical blanking period. The writing is completed by outputting the terminal c-b so that it is turned ON, and transferring and writing the contents of the frame memo 1731 to the nonvolatile memory 26 via the bidirectional data bus.
プロジェクシッンテレビの場合、コンバーゼンスのずれ
はR,G、B夫々について第4図に281゜291.3
(leで示すように画面周辺部にいくほど大きくなるが
、これは第3図に示すようにR,G。In the case of projection television, the convergence deviation is 281°291.3 for each of R, G, and B as shown in Figure 4.
(As shown by le, it becomes larger towards the periphery of the screen, but this is R, G as shown in Figure 3.
83本のブラウン管28.29.30を横方向に配列し
た場合、投写スクリーン27に対しての角度がそれぞれ
異なるため、投写されたラスターが第4図に示すような
位置ずれを生じるからである。この位置ずれは、中央に
ブラウン管が配置されたGのラスタースキャン29fを
中心にRとBとでは夫々上下左右反対方向になる。This is because when 83 cathode ray tubes 28, 29, and 30 are arranged in the horizontal direction, the angles relative to the projection screen 27 are different, so that the projected raster will be misaligned as shown in FIG. This positional shift is in opposite directions in the R and B directions, centering on the G raster scan 29f in which the cathode ray tube is arranged in the center.
が ° しようと る量
上記従来のコンバーゼンス補正装置においては画面周辺
部のように補正量の大きいところではRとBをGに一致
させる補正の絶対量は略等しく補正の向きが逆方向にな
るだけであるにもかかわらず、それぞれ別個に独立して
コンバーゼンスの補正を行っており、調整に時間がかか
ると共に繁雑になるという問題があった。In the above-mentioned conventional convergence correction device, in areas where the amount of correction is large, such as at the periphery of the screen, the absolute amount of correction to make R and B match G is approximately equal, only that the direction of correction is opposite. However, convergence correction is performed separately and independently for each method, which poses a problem in that adjustment is time-consuming and complicated.
−を”°するための
本発明は上記の問題を解決するため赤と青のコンバーゼ
ンスヨークの極性を逆方向に接続し、同じ調整点におい
て同じ補正波形を赤と青に同時にかけるスイッチを設は
粗調整を簡単に行えるようにし、また上記の2色同時に
粗調整を行う時は3色全てを画面上に映し出し、1色ご
とに微調整を行う時は緑と調整する色を映し出すような
構成にする。In order to solve the above problem, the present invention connects the polarities of the red and blue convergence yokes in opposite directions, and installs a switch that simultaneously applies the same correction waveform to red and blue at the same adjustment point. It is configured so that coarse adjustments can be easily made, and when coarse adjustments are made to the two colors mentioned above at the same time, all three colors are displayed on the screen, and when fine adjustments are made for each color, green and the color to be adjusted are displayed. Make it.
作用
2色同時に補正するスイッチをオンにするとRlG、B
3色のクロスハツチパターンが同時に表示され、RとB
に絶対値が等しく極性が逆の補正信号が加えられ、Rと
BがGに一致するよう2色同時に粗調整が行われる。ま
たスイッチを切り換えるとR或いはBのいずれか一方と
Gの2色のクロスハツチパターンが表示され、R或いは
Bを1色ごとに微調整することができる。Effect When you turn on the switch that corrects two colors at the same time, RlG, B
A three-color crosshatch pattern is displayed at the same time, R and B
A correction signal having the same absolute value and opposite polarity is added to R and B, and coarse adjustment is performed simultaneously for the two colors so that R and B match G. Moreover, when the switch is changed, a crosshatch pattern of either R or B and two colors of G is displayed, and R or B can be finely adjusted for each color.
実施例
第1図は本発明のブロック図である。第5図に示す従来
例に対応する部分は同一符号を付し説明を省略する。Embodiment FIG. 1 is a block diagram of the present invention. Portions corresponding to the conventional example shown in FIG. 5 are given the same reference numerals and explanations will be omitted.
第1図において、6は制御回路25からの表示色切換信
号によりクロスハツチ発生回路5からのクロスハツチパ
ターンの表示色を切り換える表示色切換回路であり、9
及び10は夫々赤及び青のデジタル補正データを記憶す
る赤及び青のフレームメモリであり、該フレームメモリ
9及び10にはアドレス切換回路8よりアドレス発生回
路7からの同期アドレス或いは制御回路25からの制御
アドレス信号が選択的に供給される。またこのフレーム
メモリ9及び10と制御回路25及び不揮発性メモリ2
6との間にはデータバスが設けられている。11及び1
2は夫々上記フレームメモリ9及びlOの出力データを
D/A変換する赤り/A変換回路及び青り/A変換回路
であり、13及び14は夫々上記D/A変換回路13及
び14より導出されるアナログ信号を平滑するLPF、
15及び16は夫々赤コンバーゼンスヨーク17及び青
コンバーゼンスヨーク18のドライブ回路であり、コン
バーゼンスヨーク17及び18は夫々のドライブ回路1
5及び16に対して逆極性に接続される。19は制御回
路25からの制御信号即ち、上記フレームメモリ9及び
10を個々に選択するチップ選択信号τ丁丁及びでIr
と、上記フレームメモリ9及び10を同時に選択するチ
ップ選択信号τ丁丁OTHを受けて、赤フレームメモリ
9及び青フレームメモリ10に夫々該フレームメモリを
選択するフレームメモリ選択信号でm及びτ丁丁■を供
給するデコード回路である。22は赤及び青を同時に緑
に一致させるコンバーゼンス補正用の同時書込みスイッ
チである。In FIG. 1, 6 is a display color switching circuit that switches the display color of the crosshatch pattern from the crosshatch generating circuit 5 in response to a display color switching signal from the control circuit 25;
and 10 are red and blue frame memories that store red and blue digital correction data, respectively, and the frame memories 9 and 10 receive a synchronization address from the address generation circuit 7 or a synchronization address from the control circuit 25 from the address switching circuit 8. Control address signals are selectively provided. In addition, the frame memories 9 and 10, the control circuit 25, and the nonvolatile memory 2
A data bus is provided between the 6 and 6. 11 and 1
2 are a red/A conversion circuit and a blue/A conversion circuit that D/A convert the output data of the frame memories 9 and 10, respectively, and 13 and 14 are derived from the D/A conversion circuits 13 and 14, respectively. LPF that smoothes the analog signal that is
15 and 16 are drive circuits for the red convergence yoke 17 and the blue convergence yoke 18, respectively, and the convergence yokes 17 and 18 are the drive circuits for the respective drive circuits 1.
5 and 16 with opposite polarity. 19 is a control signal from the control circuit 25, that is, a chip selection signal τ and Ir for individually selecting the frame memories 9 and 10;
In response to the chip selection signal τ-ding-OTH that simultaneously selects the frame memories 9 and 10, m and τ-ding-- are sent to the red frame memory 9 and the blue frame memory 10 with frame memory selection signals that select the frame memories, respectively. This is a decoding circuit that supplies 22 is a simultaneous write switch for convergence correction that simultaneously makes red and blue match green.
本発明の実施例は上記の構成より成るのでコントローラ
20に設けた同時書込みスイッチ22を押圧すると、制
御回路25から表示色切換回路6に表示色切換信号が出
力されカラー切換ボタン23がどの調整状態であっても
R,G、83色のクロスハツチパターンが表示装置に映
し出される。また同時に制御回路25から制御信号でI
rでTN(チップセレクト2色)がLow”の状態とな
ってデコード回路19へ出力される。デコード回路19
はここでは簡単に負論理のOR(入力のどちらか一方が
LoW″になれば出力が“Low”になる)を2個使っ
てそれぞれの片方の入力に制御信号’?ff丁百7Nを
接続し、この制御信号でffiが“Low”になると制
御信号で丁IV(チップレセクトRメモリ)制御信号8
丁丁V(チップセレクトBメモリ)がそれぞれ“Low
”となるようになっている。現在第1図に示すようにア
ドレス切換回路8の端子a−bがオンになっていると、
同期アドレスは赤フレームメモリ9と青フレームメモリ
10に同時に導かれる。そしてそれぞれのフレームメモ
リ9,10内のデジタル補正データはそれぞれ第2図に
示すようなりロスハツチパターンの交点である調整点に
対応しており、ラスタースキャンに対応して読み出され
る。またアドレス切換回路8の端子c−bがオンになる
と赤フレームメモリ9.及び青フレームメモリ10はそ
れぞれ制御アドレス信号によりアドレッシングされるよ
うになり、制御回路25のデータバスを通じてデータを
書き込むことができる。今、制御信号−03フ【で−下
■は“Low”になっていると、で丁TT、でI■■が
両方“Low”になり、赤フレームメモリ9及び青フレ
ームメモ1月0の両方に同じデータが書き込まれる。書
き込まれた同じデータはラスタースキャンに対応して読
み出され、赤り/A変換回路11及び青り/A変換回路
12でそれぞれアナログ信号に変換された後、赤LPF
(ローパスフィルタ)13.青LPF14でそれぞれ
平滑される。Since the embodiment of the present invention has the above configuration, when the simultaneous write switch 22 provided in the controller 20 is pressed, a display color switching signal is output from the control circuit 25 to the display color switching circuit 6, and the color switching button 23 is switched to which adjustment state. However, a crosshatch pattern of 83 colors, including R and G, is displayed on the display device. At the same time, a control signal is sent from the control circuit 25 to
At r, TN (chip select 2 colors) becomes "Low" and is output to the decoding circuit 19. Decoding circuit 19
Here, we simply use two negative logic ORs (if one of the inputs becomes "LoW", the output becomes "Low") and connect the control signal '?ff7N to one input of each. However, when ffi becomes “Low” with this control signal, the chip IV (chip select R memory) control signal 8 is activated as a control signal.
Ding Ding V (chip select B memory) is “Low”
”.Currently, as shown in FIG. 1, if terminals a and b of the address switching circuit 8 are turned on,
The synchronization address is simultaneously led to the red frame memory 9 and the blue frame memory 10. The digital correction data in each of the frame memories 9 and 10 corresponds to adjustment points that are intersections of loss hatch patterns, as shown in FIG. 2, and is read out in response to raster scanning. Further, when the terminal c-b of the address switching circuit 8 is turned on, the red frame memory 9. The and blue frame memories 10 are each addressed by a control address signal, and data can be written through the data bus of the control circuit 25. Now, when the control signal -03 is set to ``Low'', both TT and I are set to ``Low'', and the red frame memory 9 and blue frame memo January 0 The same data is written to both. The same written data is read out in accordance with the raster scan, converted into analog signals by the red/A conversion circuit 11 and the blue/A conversion circuit 12, and then sent to the red LPF.
(Low pass filter) 13. Each is smoothed by the blue LPF 14.
平滑された後は、それぞれの色のドライブ回路I5及び
16で増幅された後、それぞれのコンバーゼンスヨーク
17.1B (以下rCY、という)に供給されるが、
赤と青のコンバーゼンスヨーク17.18が同極性で接
続されているとRとBで同じデータが同じようにCYに
供給されても一方のRはコンバーゼンスは合っていくが
他方177Bは今の状態よりもコンバーゼンスがずれて
いく。そこでBのCYの極性を逆にすることにより同じ
データを同時に書き込むことができる。これは、第4図
を見ても明らかなように、同じ調整点ではRとBはコン
バーゼンスのずれ方はほぼGを基準として点対称となっ
ているからである0以上のようにして同時書込みスイッ
チ22がオンになっていると3色のクロスハツチパター
ンが映し出され、かつ赤と緑2色の粗調整を同時に行え
る。同時書込みスイッチ22がオフになっていると制御
回路25からの制御信号てS丁百T■は“High”と
なり、制御信号で丁■■と制御信号8丁丁Vが同時にロ
ーアクティブとはならず、カラー切換ボタン23に対応
した信号、例えばRを選択したとすると制御信号で’f
f(チップセレクトR)のみが“Low″となり、デコ
ード回路19では制御信号8丁丁Vだけが“LOW”と
なって赤フレームメモリ9 はデータバスからデータを
書き込むことができる、−力制御信号τ丁丁Vは“Hi
gh″でありローアクティブとはならず、青フレームメ
モリ10のデータバスはハイインピーダンス状態となり
データの書き込みは行われない、即ち、赤1色のみの微
調整ができる。またRの調整を行っている状態では表示
色切換回路6にもGとRだけの表示信号が出力されG、
Rの2色のクロスハツチパターンしか映し出されないよ
うになる。青を緑に一致させるコンバーゼンスの補正も
上記界を緑に一致させるコンバーゼンスの補正と同様に
行うことができる。After being smoothed, it is amplified by drive circuits I5 and 16 for each color, and then supplied to each convergence yoke 17.1B (hereinafter referred to as rCY).
If the red and blue convergence yokes 17 and 18 are connected with the same polarity, even if the same data is supplied to CY in the same way in R and B, the convergence of one R will match, but the other 177B will remain in the current state. The convergence will shift further. Therefore, by reversing the polarity of CY of B, the same data can be written simultaneously. This is because, as is clear from Figure 4, at the same adjustment point, the convergence shift of R and B is almost symmetrical with respect to G. When the switch 22 is turned on, a three-color crosshatch pattern is displayed, and rough adjustments can be made for two colors, red and green, at the same time. When the simultaneous write switch 22 is turned off, the control signal S-100T from the control circuit 25 becomes "High", and the control signal S-100T and the control signal 8-D2V do not become low active at the same time. , the signal corresponding to the color change button 23, for example, if R is selected, the control signal 'f' is selected.
Only f (chip select R) becomes "Low", and in the decoding circuit 19, only the control signal 8-cho-cho V becomes "LOW", and the red frame memory 9 can write data from the data bus. Ding Ding V is “Hi”
gh'' and does not become low active, the data bus of the blue frame memory 10 enters a high impedance state and no data is written.In other words, only one color, red, can be finely adjusted.Also, R is adjusted. In this state, only G and R display signals are output to the display color switching circuit 6.
Only the R two-color crosshatch pattern will be displayed. The convergence correction that makes blue match green can be performed in the same way as the convergence correction that makes blue match green.
光貝■盈果
本発明は以上のような構成であるから、2色同時にコン
バーゼンスの粗調整を行うことができ、コンバーゼンス
補正の効率を高めることができる。Since the present invention has the above-described configuration, it is possible to perform coarse convergence adjustment for two colors at the same time, and it is possible to improve the efficiency of convergence correction.
また、粗調整の時はR,G、B3色のクロスハツチパタ
ーンを同時に映し出し、微調整の時はRと調整する色の
クロスハツチパターンを映し出すため、どの状態の調整
が行われているかを簡単に判断できる。Also, during coarse adjustment, the crosshatch pattern of three colors R, G, and B is displayed simultaneously, and during fine adjustment, the crosshatch pattern of R and the color to be adjusted is displayed, so it is easy to see which state of adjustment is being performed. can be judged.
第1図は本発明の一実施例のブロック図、第2図はクロ
スハツチパターンを示す図、第3図は投写型プロジェク
タ−の原理図、第4図はプロジェクタ−のコンバーゼン
スずれを示す図、第5図は従来例のブロック図である。
5−クロスハツチ発生回路。
6−表示色切換回路、9−赤フレームメモリ。
10−・青フレームメモリ。
17−赤コンバーゼンスヨーク。
18− 青コンバーゼンスヨーク。
22−同時書込みスイッチ。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing a crosshatch pattern, FIG. 3 is a diagram showing the principle of a projection type projector, and FIG. 4 is a diagram showing a convergence shift of the projector. FIG. 5 is a block diagram of a conventional example. 5-Crosshatch generation circuit. 6-Display color switching circuit, 9-Red frame memory. 10-・Blue frame memory. 17- Red convergence yoke. 18- Blue convergence yoke. 22-Simultaneous write switch.
Claims (2)
の画面上において、水平方向をx、垂直方向をy等分す
るクロスハッチパターンの各交点をデジタルコンバーゼ
ンス補正点とし各補正点に対応したデジタル補正量を記
憶するフレームメモリを有し前記フレームメモリのデジ
タル補正量をカラーディスプレイ装置の偏向タイミング
と同期して読み出してコンバーゼンスを補正するデジタ
ルコンバーゼンス補正装置において、赤と青のコンバー
ゼンスヨークを逆極性に接続し赤と青のコンバーゼンス
ヨークに同じ調整点において同じ補正波形を同時にかけ
るスイッチを設け、赤と青の2色の粗調整を同時に行え
るようにしたことを特徴とするデジタルコンバーゼンス
補正装置。(1) On the screen of a raster scan color display device, each intersection of a cross-hatch pattern that divides the horizontal direction into x and the vertical direction into y is set as a digital convergence correction point, and the digital correction amount corresponding to each correction point is stored. In a digital convergence correction device that has a frame memory that reads out the digital correction amount of the frame memory in synchronization with the deflection timing of a color display device to correct convergence, the red and blue convergence yokes are connected in opposite polarities to the red and blue convergence yokes. A digital convergence correction device characterized in that a blue convergence yoke is provided with a switch that applies the same correction waveform at the same adjustment point at the same time, so that coarse adjustment of two colors, red and blue, can be performed simultaneously.
の画面上において、水平方向をx、垂直方向をy等分す
るクロスハッチパターンの各交点をデジタルコンバーゼ
ンス補正点とし各補正点に対応したデジタル補正量を記
憶するフレームメモリを有し前記フレームメモリのデジ
タル補正量をカラーディスプレイ装置の偏向タイミング
と同期して読み出してコンバーゼンスを補正するデジタ
ルコンバーゼンス補正装置において、赤と青のコンバー
ゼンスヨークを逆極性に接続し赤と青のコンバーゼンス
ヨークに同じ調整点において同じ補正波形を同時にかけ
るか、赤と緑のコンバーゼンスヨークのいずれか一方に
順次補正波形をかける切換スイッチを設け、赤と青の2
色の調整を同時に行う粗調整のときは画面上に3色の調
整パターンを映し出し、赤と青の2色の調整を別々に行
う微調整のときは画面上に緑と調整する色の調整パター
ンを映し出すようにしたことを特徴とするデジタルコン
バーゼンス補正装置。(2) On the screen of a raster scan type color display device, each intersection of a crosshatch pattern that divides the horizontal direction into x and the vertical direction into y is used as a digital convergence correction point, and the digital correction amount corresponding to each correction point is stored. In a digital convergence correction device that has a frame memory that reads out the digital correction amount of the frame memory in synchronization with the deflection timing of a color display device to correct convergence, the red and blue convergence yokes are connected in opposite polarities to the red and blue convergence yokes. A changeover switch is provided to apply the same correction waveform to the blue convergence yoke at the same adjustment point at the same time, or to apply the correction waveform to either the red or green convergence yoke sequentially.
During coarse adjustment, in which colors are adjusted at the same time, three color adjustment patterns are displayed on the screen, and during fine adjustment, in which two colors, red and blue, are adjusted separately, adjustment patterns for green and the color to be adjusted are displayed on the screen. A digital convergence correction device characterized by being designed to project.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15809890A JPH0448891A (en) | 1990-06-15 | 1990-06-15 | Digital convergence correction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15809890A JPH0448891A (en) | 1990-06-15 | 1990-06-15 | Digital convergence correction device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448891A true JPH0448891A (en) | 1992-02-18 |
Family
ID=15664261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15809890A Pending JPH0448891A (en) | 1990-06-15 | 1990-06-15 | Digital convergence correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448891A (en) |
-
1990
- 1990-06-15 JP JP15809890A patent/JPH0448891A/en active Pending
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