JPH0449651A - Ｍｏｓ（ｍｉｓ）型コンデンサー - Google Patents
Ｍｏｓ（ｍｉｓ）型コンデンサーInfo
- Publication number
- JPH0449651A JPH0449651A JP2159364A JP15936490A JPH0449651A JP H0449651 A JPH0449651 A JP H0449651A JP 2159364 A JP2159364 A JP 2159364A JP 15936490 A JP15936490 A JP 15936490A JP H0449651 A JPH0449651 A JP H0449651A
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- Japan
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- semiconductor layer
- layer
- semiconductor
- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は集積回路即ちＩＣ（Ｉｎｔｅｇｒ−ａｔｅｄ
Ｃ１ｒｃｕｉｔ）にモノリシック（ＭｏｎｏＱｙｔｈ
ｉｃ）に形成するモスあるいはミス（ＭＯＳあるいはＭ
ｉｓ）型コンデンサー（Ｃｏｎｄｅｎｓｅｒ）に関する
。
Ｃ１ｒｃｕｉｔ）にモノリシック（ＭｏｎｏＱｙｔｈ
ｉｃ）に形成するモスあるいはミス（ＭＯＳあるいはＭ
ｉｓ）型コンデンサー（Ｃｏｎｄｅｎｓｅｒ）に関する
。
（従来の技術）
従来からＭＯＳ（ＭＩＳ）型コンデンサーは半導体基板
例えばシリコン（ＳｉＱｉｃｏｎ）にモノリシックに形
成されてモスＩＣまたはバイポーラ（ＢｉｐｏＱａｒ）
ＩＣの一部として利用されており、大電流を扱うバイポ
ーラＩＣに設置するものの要部を示す第１図を参照して
説明する。
例えばシリコン（ＳｉＱｉｃｏｎ）にモノリシックに形
成されてモスＩＣまたはバイポーラ（ＢｉｐｏＱａｒ）
ＩＣの一部として利用されており、大電流を扱うバイポ
ーラＩＣに設置するものの要部を示す第１図を参照して
説明する。
即ち、半導体基板１にはほぼ台形状でリン（Ｐ）を約１
０１５／ＣＣ含むＮ−型の島領域２を設け、その底部に
アンチモン（Ｓ ｂ）を１０２０／ＣＣ程度導入した埋
込領域３を設置する。島領域２の頂面から内部に向けて
不純物としてリンを導入・拡２０〜２１ 散して表面濃度としてｘ Ｘ １０ ／ ｃ ｃ
位の不純物領域即ち半導体層４を設け、半導体基板１と
の間に形成される接合端を表面に導出していわゆるブレ
イナー（ＰＱａｎｎｅｒ）タイプ（Ｔ−Ｖｐｅ）とする
。このように不純物を導入・拡散して半導体層を形成す
るのにはいわゆるイオン（ｌｏｎ）注入法、デポ法（Ｄ
ｅｐｏｓ ｉ ｔ １ｏｎ）またはレジストブロック（
Ｒｅｓｉｓｔ Ｂｌｏｃｋ）法か適用可能であり、従
って前記不純物導入・拡散工程の前後に絶縁物層５の形
成を行う。
０１５／ＣＣ含むＮ−型の島領域２を設け、その底部に
アンチモン（Ｓ ｂ）を１０２０／ＣＣ程度導入した埋
込領域３を設置する。島領域２の頂面から内部に向けて
不純物としてリンを導入・拡２０〜２１ 散して表面濃度としてｘ Ｘ １０ ／ ｃ ｃ
位の不純物領域即ち半導体層４を設け、半導体基板１と
の間に形成される接合端を表面に導出していわゆるブレ
イナー（ＰＱａｎｎｅｒ）タイプ（Ｔ−Ｖｐｅ）とする
。このように不純物を導入・拡散して半導体層を形成す
るのにはいわゆるイオン（ｌｏｎ）注入法、デポ法（Ｄ
ｅｐｏｓ ｉ ｔ １ｏｎ）またはレジストブロック（
Ｒｅｓｉｓｔ Ｂｌｏｃｋ）法か適用可能であり、従
って前記不純物導入・拡散工程の前後に絶縁物層５の形
成を行う。
図には半導体層４に対応する絶縁物層５の厚さといわゆ
るフィールド（ＦｉｅＱｄ）領域６のそれが違っている
ように、小さい方即ちＭＯＳ（ＭＩＳ）コンデンサー形
成予定領域が数百人から２０００人程度以上るのに対し
て、フィールド領域ではμｍ単位である。このように厚
い絶縁物層６は熱酸化法または選択酸化法（ＬｏｃａＱ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｅｐａｒａｔｉ
ｏｎ）によって形成され、薄い絶縁物層５は熱酸化法に
より形成するのが一般的である。即ち、−旦絶縁物層を
被覆後、ＭＯＳ（ＭＩＳ）型コンデンサー形成予定領域
のものを剥離して新たに薄い絶縁物層５を形成する。薄
い絶縁物層５には電極用金属層を重ねて第１電極７を形
成する。一方、半導体層４との電気的導通を形成するた
めに厚い絶縁物層６部分を除去してから同じ金属層によ
る第２電極８を設ける最終的な工程を経てＭＯＳ（ある
いはＭｉｓ）型コンデンサー９を完成する。
るフィールド（ＦｉｅＱｄ）領域６のそれが違っている
ように、小さい方即ちＭＯＳ（ＭＩＳ）コンデンサー形
成予定領域が数百人から２０００人程度以上るのに対し
て、フィールド領域ではμｍ単位である。このように厚
い絶縁物層６は熱酸化法または選択酸化法（ＬｏｃａＱ
０ｘｉｄａｔｉｏｎ ｏｆ ５ｅｐａｒａｔｉ
ｏｎ）によって形成され、薄い絶縁物層５は熱酸化法に
より形成するのが一般的である。即ち、−旦絶縁物層を
被覆後、ＭＯＳ（ＭＩＳ）型コンデンサー形成予定領域
のものを剥離して新たに薄い絶縁物層５を形成する。薄
い絶縁物層５には電極用金属層を重ねて第１電極７を形
成する。一方、半導体層４との電気的導通を形成するた
めに厚い絶縁物層６部分を除去してから同じ金属層によ
る第２電極８を設ける最終的な工程を経てＭＯＳ（ある
いはＭｉｓ）型コンデンサー９を完成する。
前記半導体層４は第１電極及び第２電極の取出しと抵抗
減少のために不純物濃度を高めたＮ不純物領域である。
減少のために不純物濃度を高めたＮ不純物領域である。
このようなＭＯＳ（あるいはＭＩＳ）型コンデンサー９
は第４図に明らかなように絶縁物層５の容量ＣｏｘｌＯ
と半導体層４表面の容量Ｃｓ１１か直列に接続された構
造になっている。更にＣｓ１ｌは空乏層の不純物［ｎ型
の場合はドナー（Ｄｏｎｎｅｒ）］イオンによるＣｄｅ
ｐ２と半導体層４表面のキャリア（Ｃａｒｒｉｅａ）に
よるＣ ｉ ｎｖ３の並列接続と考えられる。Ｃｏｘｌ
ｏはバイアス（Ｂｉａｓ）電圧によらず一定であるか、
Ｃ５１１は後述するようにバイアス電圧に依存する。そ
こで従来は半導体層４の不純物濃度を高くして空乏層が
伸びにくいように（Ｃｓ１１かＣｏｘｌＯに比べて十分
大きくなるように）設計し、全体としてのコンデンサー
容量Ｃ１４がバイアス電圧に依存しないようにするのか
一般的である。
は第４図に明らかなように絶縁物層５の容量ＣｏｘｌＯ
と半導体層４表面の容量Ｃｓ１１か直列に接続された構
造になっている。更にＣｓ１ｌは空乏層の不純物［ｎ型
の場合はドナー（Ｄｏｎｎｅｒ）］イオンによるＣｄｅ
ｐ２と半導体層４表面のキャリア（Ｃａｒｒｉｅａ）に
よるＣ ｉ ｎｖ３の並列接続と考えられる。Ｃｏｘｌ
ｏはバイアス（Ｂｉａｓ）電圧によらず一定であるか、
Ｃ５１１は後述するようにバイアス電圧に依存する。そ
こで従来は半導体層４の不純物濃度を高くして空乏層が
伸びにくいように（Ｃｓ１１かＣｏｘｌＯに比べて十分
大きくなるように）設計し、全体としてのコンデンサー
容量Ｃ１４がバイアス電圧に依存しないようにするのか
一般的である。
一方、絶縁物層を形成する手段には熱酸化の他に化学的
気相成長法（ＣｈｅｍｉｃａＱ Ｖａ−ｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）などが知られており、高電気伝
導度の半導体層である薄い絶縁物層例えば酸化珪素膜や
、窒化タンタル膜などがある。しかも電極用金属層には
ＡＱなどの金属の他に高電気伝導度の多結晶珪素なども
利用可能である。
気相成長法（ＣｈｅｍｉｃａＱ Ｖａ−ｐｏｕｒ
Ｄｅｐｏｓｉｔｉｏｎ）などが知られており、高電気伝
導度の半導体層である薄い絶縁物層例えば酸化珪素膜や
、窒化タンタル膜などがある。しかも電極用金属層には
ＡＱなどの金属の他に高電気伝導度の多結晶珪素なども
利用可能である。
（発明が解決しようとする課題）
従来技術によりＭＯＳコンデンサーの製造では前記のよ
うに半導体層を高濃度にする工程が必要であり、更に工
程でのバラツキにより不純物濃度が低くなってしまうと
、コンデンサ容量がバイアス電圧に依存するようになっ
て後述する不都合が発生する。また、単位面積当りの容
量を向上させるたるめに薄い絶縁物層５を更に薄くする
などの手段によりＣｏｘｌＯを高くすると、それにあわ
せて半導体層４の不純物濃度を高める必要があり、結晶
欠陥などが発生する危険があった。
うに半導体層を高濃度にする工程が必要であり、更に工
程でのバラツキにより不純物濃度が低くなってしまうと
、コンデンサ容量がバイアス電圧に依存するようになっ
て後述する不都合が発生する。また、単位面積当りの容
量を向上させるたるめに薄い絶縁物層５を更に薄くする
などの手段によりＣｏｘｌＯを高くすると、それにあわ
せて半導体層４の不純物濃度を高める必要があり、結晶
欠陥などが発生する危険があった。
次に一般のＭＯ３構造（−例としてｎ型半導体層を利用
する）コンデンサは、第４図に示すように薄い絶縁物層
の誘電係数と厚さ・面積で決まる容量ＣｏｘｌＯと半導
体基板１を構成するシリコンの誘電率と空乏層幅と反転
キャリア分布で決まる空乏層容量Ｃｓ１ｌの直列接続容
量Ｃ１４を示す。更にＣ８１１は空乏層のドナー不純物
イオンによるＣｄｐｅ１２と半導体層４表面に発生する
反転キャリアによるＣ１ｎｖ１３の並列接続に分けられ
る。
する）コンデンサは、第４図に示すように薄い絶縁物層
の誘電係数と厚さ・面積で決まる容量ＣｏｘｌＯと半導
体基板１を構成するシリコンの誘電率と空乏層幅と反転
キャリア分布で決まる空乏層容量Ｃｓ１ｌの直列接続容
量Ｃ１４を示す。更にＣ８１１は空乏層のドナー不純物
イオンによるＣｄｐｅ１２と半導体層４表面に発生する
反転キャリアによるＣ１ｎｖ１３の並列接続に分けられ
る。
このようなＭＯ８構造コンデンサにおいて電極用金属層
７にプラス（ＰＱｕｓ）電圧、半導体層４にマイナス（
Ｍｉｎｕｓ）電圧を印加している時［順バイアス（Ｂｉ
ａｓ）］は、第２図ａに示すように薄い絶縁物層５の下
に位置する半導体層４の表面に多数キャリアである電子
が蓄積される。
７にプラス（ＰＱｕｓ）電圧、半導体層４にマイナス（
Ｍｉｎｕｓ）電圧を印加している時［順バイアス（Ｂｉ
ａｓ）］は、第２図ａに示すように薄い絶縁物層５の下
に位置する半導体層４の表面に多数キャリアである電子
が蓄積される。
この状態ではＣｓ１ｌが非常に大きくなるのでコンデン
サー容量Ｃ１４はＣｏｘｌＯにほぼ等しくなり、逆に電
極用金属にマイナス電位を印加する（逆バイアス）と第
２図Ｃに明らかなように半導体層４表面にはマイナス電
位によって少数キャリアであるホール（ＨｏＱｅ）が発
生して反転層１６を作る。
サー容量Ｃ１４はＣｏｘｌＯにほぼ等しくなり、逆に電
極用金属にマイナス電位を印加する（逆バイアス）と第
２図Ｃに明らかなように半導体層４表面にはマイナス電
位によって少数キャリアであるホール（ＨｏＱｅ）が発
生して反転層１６を作る。
この時ＤＣバイアスまたは交流信号成分を含んでいても
低周波の場合にはＣ１ｎｖ１３が大きくなるために、結
局コンデンサー容量Ｃ１４がほぼＣｏｘに等しくなる。
低周波の場合にはＣ１ｎｖ１３が大きくなるために、結
局コンデンサー容量Ｃ１４がほぼＣｏｘに等しくなる。
しかし、逆バイアス印加時、バイアス電圧に高周波成分
がのっていると反転キャリアの生成消滅速度が高周波成
分の変動に追随できないためにＣ１ｎｖ１３が低下し、
コンデンサー容量Ｃ１４が低下する。
がのっていると反転キャリアの生成消滅速度が高周波成
分の変動に追随できないためにＣ１ｎｖ１３が低下し、
コンデンサー容量Ｃ１４が低下する。
一方ゼロ（Ｚｅｒｏ）バイアスまたは順バイアス状態か
ら逆バイアスが印加された瞬間は、第２図すに明らかな
ように半導体層４表面は電子がマイナス電位によって排
斥されて空乏状態１７となる。この状態はＤｅｅｐ
ＤｅｐＱｅｔｉｏｎ状態と呼ばれており、非常に高い電
圧を印加した場合は空乏層内で降伏が起こるまでコンデ
ンサーＣ１４は低下する。先に述べた反転キャリアはこ
の状態では殆ど存在しない。
ら逆バイアスが印加された瞬間は、第２図すに明らかな
ように半導体層４表面は電子がマイナス電位によって排
斥されて空乏状態１７となる。この状態はＤｅｅｐ
ＤｅｐＱｅｔｉｏｎ状態と呼ばれており、非常に高い電
圧を印加した場合は空乏層内で降伏が起こるまでコンデ
ンサーＣ１４は低下する。先に述べた反転キャリアはこ
の状態では殆ど存在しない。
ｎ型半導体を用いたＭＯＳ構造での反転キャリアのホー
ルは、プラス電極から半導体層表面まで電子と対消滅せ
ずに到達するものは極くわずかで、はとんどは電子ホー
ルの対生成によって発生すると考えられる。この時電子
ホール対は、半導体層に光が当たっていれば光励起によ
って発生し、結晶中に欠陥が多ければその中の生成中心
となり得る欠陥が発生するメカニズム（Ｍｅｃｈａｎｉ
−ｚｍ）がある。良好な特性を得るために半導体層４の
結晶性を上げればそれだけホールが発生しにくくなる。
ルは、プラス電極から半導体層表面まで電子と対消滅せ
ずに到達するものは極くわずかで、はとんどは電子ホー
ルの対生成によって発生すると考えられる。この時電子
ホール対は、半導体層に光が当たっていれば光励起によ
って発生し、結晶中に欠陥が多ければその中の生成中心
となり得る欠陥が発生するメカニズム（Ｍｅｃｈａｎｉ
−ｚｍ）がある。良好な特性を得るために半導体層４の
結晶性を上げればそれだけホールが発生しにくくなる。
第３図にはコンデンサーへの印加電圧Ｖｇ（半導体層４
を接地電位、金属層にＶｇを印加するものとして表現す
る）とコンデンサー容量Ｃ１４の関係を示し、図中実線
が高周波応答（約１００Ｈｚ以上）、破線は低周波応答
の特性、−点鎖線は強い空乏状態（Ｄｅｅｐ Ｄｅｐ
Ｑｅｔｉｏｎ）の特性を示し、Ｃｏｘは絶縁物層５自体
の示す容量を表している。この曲線は以下の式を基にし
て実験して求めたものである。
を接地電位、金属層にＶｇを印加するものとして表現す
る）とコンデンサー容量Ｃ１４の関係を示し、図中実線
が高周波応答（約１００Ｈｚ以上）、破線は低周波応答
の特性、−点鎖線は強い空乏状態（Ｄｅｅｐ Ｄｅｐ
Ｑｅｔｉｏｎ）の特性を示し、Ｃｏｘは絶縁物層５自体
の示す容量を表している。この曲線は以下の式を基にし
て実験して求めたものである。
×ｖｇである。ここでＫｏ：絶縁物層の誘電率、Ｋｓ：
シリコンの誘電率、ｑ：電気素量、ε ：真空誘電率、
Ｃ：全体の容量、ｃｏ＝酸化膜厚による正味の容量、Ｎ
Ａ：半導体層４の不純物濃度、Ｘ ：空乏層の幅である
。ＤＣ状態で使用する時は第３図の破線で明らかにした
特性となり、逆バイアス（マイナスバイアス時）でも半
導体層表面は反転状態となるために、コンデンサー容量
は順方向バイアス時と同じ値を示す。高周波成分を持つ
逆バイアスを加える条件では第３図の実線で示す特性が
得られるようになり容量は周波数依存性を示すようにな
る。高速スイッチング（Ｓｗｉ −ｔｃｈｉｎｇ）やサ
ージ（Ｓｕｒｇｅ）印加などの時、即ちゼロバイアスか
ら急峻な電圧の立上がりにおいては強い空乏状態となり
、コンデンサー容ｊｉＣ１４が更に低下して第３図にお
ける一点鎖線のようになる。
シリコンの誘電率、ｑ：電気素量、ε ：真空誘電率、
Ｃ：全体の容量、ｃｏ＝酸化膜厚による正味の容量、Ｎ
Ａ：半導体層４の不純物濃度、Ｘ ：空乏層の幅である
。ＤＣ状態で使用する時は第３図の破線で明らかにした
特性となり、逆バイアス（マイナスバイアス時）でも半
導体層表面は反転状態となるために、コンデンサー容量
は順方向バイアス時と同じ値を示す。高周波成分を持つ
逆バイアスを加える条件では第３図の実線で示す特性が
得られるようになり容量は周波数依存性を示すようにな
る。高速スイッチング（Ｓｗｉ −ｔｃｈｉｎｇ）やサ
ージ（Ｓｕｒｇｅ）印加などの時、即ちゼロバイアスか
ら急峻な電圧の立上がりにおいては強い空乏状態となり
、コンデンサー容ｊｉＣ１４が更に低下して第３図にお
ける一点鎖線のようになる。
このようにＤＣバイアス以外におけるコンデンサー容量
Ｃ１４は半導体素子の設計段階の値と合わなくなる。し
かも、コンデンサー容量Ｃ１４が低下するということは
、蓄えられるエネルギ（Ｅｎｅｒｇｙ）が減少するとい
うことなので、高電圧サージを印加した場合には破壊す
ることもある。
Ｃ１４は半導体素子の設計段階の値と合わなくなる。し
かも、コンデンサー容量Ｃ１４が低下するということは
、蓄えられるエネルギ（Ｅｎｅｒｇｙ）が減少するとい
うことなので、高電圧サージを印加した場合には破壊す
ることもある。
前述のように、従来技術では半導体層のキャリア生成不
純物濃度を高くして空乏層が伸びにくいように（空乏層
容量Ｃｓ１ｌが大きいように）設計して空乏状態でも容
量の低下がほとんどないようにしているが、工程のバラ
ツキで不純物濃度が低くなってしまうとコンデンサー容
量Ｃ１４の低下が発生して高周波特性の劣化やサージ破
壊などで歩留りが悪化する危険があった。
純物濃度を高くして空乏層が伸びにくいように（空乏層
容量Ｃｓ１ｌが大きいように）設計して空乏状態でも容
量の低下がほとんどないようにしているが、工程のバラ
ツキで不純物濃度が低くなってしまうとコンデンサー容
量Ｃ１４の低下が発生して高周波特性の劣化やサージ破
壊などで歩留りが悪化する危険があった。
本発明はこのような事情により成されたもので、特に、
工程のバラツキによるサージ耐量低下や高周波特性の劣
化のない、また、高濃度不純物拡散層を設置しなくても
特性の良いＭＯＳまたはＭＩＳコンデンサーを提供する
ことを目的とするものである。
工程のバラツキによるサージ耐量低下や高周波特性の劣
化のない、また、高濃度不純物拡散層を設置しなくても
特性の良いＭＯＳまたはＭＩＳコンデンサーを提供する
ことを目的とするものである。
［発明の構成］
（課題を解決するための手段）
半導体基板の頂面の一部を構成する一導電型の半導体層
と、前記半導体基板と一導電型の半導体層により形成し
半導体基板の頂面部分に露出する第１接合の端部と、前
記第１接合の端部を覆って前記半導体基板頂面に設置す
る絶縁物層と、前記絶縁物層を被覆しかつ前記一導電型
の半導体層に対向して配置する電極用部材と、前記一導
電型の半導体層と共に前記半導体基板頂面を構成する反
対導電型の半導体層と、前記反対導電型の半導体層によ
り形成され、前記電極用部材により覆われる半導体基板
の他の頂面部分に露出する第２接合の端部に本発明に係
わるＭＯＳ（ＭＩＳ）型コンデンサーの特徴がある。更
に、半導体基板の頂面の一部を構成する一導電型の半導
体層と、前記半導体基板と一導電型の半導体層により形
成し半導体基板の頂面部分に露出する第１接合の端部と
前記第１接合の端部を覆って前記半導体基板頂面に設置
する絶縁物層と、前記絶縁物層を被覆しかつ前記一導電
型の半導体層に対向して配置する電極用部材と、前記一
導電型の半導体層と接合を形成しかつ前記半導体基板の
他の頂面部分に露出する第２接合の端部を前記絶縁物層
により被覆してなり、前記一導電型の半導体層及び反対
導電型の半導体層に抵抗を介してバイアスを印加す手段
にも本発明に係わるＭＯＳ（ＭＩＳ）型コンデンサーに
も他の特徴がある。
と、前記半導体基板と一導電型の半導体層により形成し
半導体基板の頂面部分に露出する第１接合の端部と、前
記第１接合の端部を覆って前記半導体基板頂面に設置す
る絶縁物層と、前記絶縁物層を被覆しかつ前記一導電型
の半導体層に対向して配置する電極用部材と、前記一導
電型の半導体層と共に前記半導体基板頂面を構成する反
対導電型の半導体層と、前記反対導電型の半導体層によ
り形成され、前記電極用部材により覆われる半導体基板
の他の頂面部分に露出する第２接合の端部に本発明に係
わるＭＯＳ（ＭＩＳ）型コンデンサーの特徴がある。更
に、半導体基板の頂面の一部を構成する一導電型の半導
体層と、前記半導体基板と一導電型の半導体層により形
成し半導体基板の頂面部分に露出する第１接合の端部と
前記第１接合の端部を覆って前記半導体基板頂面に設置
する絶縁物層と、前記絶縁物層を被覆しかつ前記一導電
型の半導体層に対向して配置する電極用部材と、前記一
導電型の半導体層と接合を形成しかつ前記半導体基板の
他の頂面部分に露出する第２接合の端部を前記絶縁物層
により被覆してなり、前記一導電型の半導体層及び反対
導電型の半導体層に抵抗を介してバイアスを印加す手段
にも本発明に係わるＭＯＳ（ＭＩＳ）型コンデンサーに
も他の特徴がある。
（作用）
即ち、本発明に係わるＭＯＳ（ＭＩＳ）型コンデンサー
は、従来のＭＯＳ （ＭＩＳ）型コンデンサーに形成す
る一導電型の半導体層と接合を形成する反対導電型の半
導体層を設置し、一導電型の半導体層に形成される空乏
層に直接またはバイアスを印加することにより接合を越
えて反対電荷供給源である反対導電型の半導体層が反転
キャリアを供給できるようにしたものである。
は、従来のＭＯＳ （ＭＩＳ）型コンデンサーに形成す
る一導電型の半導体層と接合を形成する反対導電型の半
導体層を設置し、一導電型の半導体層に形成される空乏
層に直接またはバイアスを印加することにより接合を越
えて反対電荷供給源である反対導電型の半導体層が反転
キャリアを供給できるようにしたものである。
（実施例）
本発明に係わる実施例を第５図ａ −ｄ 、第６図ａ−
ｄ、第７図乃至第９図を参照して説明する。
ｄ、第７図乃至第９図を参照して説明する。
即ち、第５図ａ −ｄ及び第６図ａ −ｄでは半導体基
板の頂面を従来技術と同様に形成する一導電型の半導体
層に加えて反対導電型の半導体層により構成するＭＯＳ
（ＭＩＳ）型コンデンサーが示されており、第７図乃至
第９図には反対導電型の半導体層と一導電型の半導体層
により形成される第２接合の端部を不可欠な絶縁物層に
よる被覆するＭＯＳ（ＭＩＳ）型コンデンサー構造によ
り第２実施例である。第１実施例の第５図ａ −ｄ 、
第６図ａ −ｄにはＮ型半導体層に生じる空乏層領域に
隣接するように反対導電型のＰ型半導体領域を設置する
製造プロセス（Ｐｒｏｃｅｓｓ）を示している。用意し
た半導体基板２０にはＮ 型の島領域２１か形成されて
おり、ここにはイオン（Ｉｏｎ）注入法やいわゆるデポ
法などにより半導体基板２０の頂面から内部にかけてｘ
×１０’／ｃｃ程度のＮ 型半導体層２１を設置してい
る。この製造に際してはフォトリソグラフィ（Ｐｈｏｔ
ｏ Ｌｉ ｔｈｏｇｒａｐｈｙ）技術を利用する各種
のプロセスが知られているか、本発明に直接関係かない
ので省略し、完成したデバイス（Ｄｅｖｉｃｅ）構造を
基に説明する。即ち、半導体基板２０には厚さが約１５
μｍの台形ですンを １０１５／ＣＣ程度含有するＮ−島領域２１を設け、そ
の底部にはアンチモンが１０”／ｃｃ位含む埋込領域２
２を設置する。また半導体基板２０の頂面には公知の熱
酸化法または選択酸化法により厚さがμｍオーダ（Ｏｒ
ｄｅｒ）の厚い絶縁物層２３が設置されており、一導電
型の半導体層２４の設置位置に対応する場所を剥離後、
前記の各方法により形成する。この結果第５図ａに示す
ようないわゆるブレイナータイプの第１接合２５が島領
域２１に形成され、端部を半導体基板２０表面に導出す
るが厚い絶縁物層２３により覆われて保護される。更に
第５図すに明らかなように一導電型の半導体層２４内に
ボロン（Ｂ）を１０２０７ｃｃ程度導入して反対導電型
の半導体層２６を形成するが、一導電型の半導体層２４
との間に生ずる第２接合２７の端部を厚い絶縁物層２３
により覆う。
板の頂面を従来技術と同様に形成する一導電型の半導体
層に加えて反対導電型の半導体層により構成するＭＯＳ
（ＭＩＳ）型コンデンサーが示されており、第７図乃至
第９図には反対導電型の半導体層と一導電型の半導体層
により形成される第２接合の端部を不可欠な絶縁物層に
よる被覆するＭＯＳ（ＭＩＳ）型コンデンサー構造によ
り第２実施例である。第１実施例の第５図ａ −ｄ 、
第６図ａ −ｄにはＮ型半導体層に生じる空乏層領域に
隣接するように反対導電型のＰ型半導体領域を設置する
製造プロセス（Ｐｒｏｃｅｓｓ）を示している。用意し
た半導体基板２０にはＮ 型の島領域２１か形成されて
おり、ここにはイオン（Ｉｏｎ）注入法やいわゆるデポ
法などにより半導体基板２０の頂面から内部にかけてｘ
×１０’／ｃｃ程度のＮ 型半導体層２１を設置してい
る。この製造に際してはフォトリソグラフィ（Ｐｈｏｔ
ｏ Ｌｉ ｔｈｏｇｒａｐｈｙ）技術を利用する各種
のプロセスが知られているか、本発明に直接関係かない
ので省略し、完成したデバイス（Ｄｅｖｉｃｅ）構造を
基に説明する。即ち、半導体基板２０には厚さが約１５
μｍの台形ですンを １０１５／ＣＣ程度含有するＮ−島領域２１を設け、そ
の底部にはアンチモンが１０”／ｃｃ位含む埋込領域２
２を設置する。また半導体基板２０の頂面には公知の熱
酸化法または選択酸化法により厚さがμｍオーダ（Ｏｒ
ｄｅｒ）の厚い絶縁物層２３が設置されており、一導電
型の半導体層２４の設置位置に対応する場所を剥離後、
前記の各方法により形成する。この結果第５図ａに示す
ようないわゆるブレイナータイプの第１接合２５が島領
域２１に形成され、端部を半導体基板２０表面に導出す
るが厚い絶縁物層２３により覆われて保護される。更に
第５図すに明らかなように一導電型の半導体層２４内に
ボロン（Ｂ）を１０２０７ｃｃ程度導入して反対導電型
の半導体層２６を形成するが、一導電型の半導体層２４
との間に生ずる第２接合２７の端部を厚い絶縁物層２３
により覆う。
更にまた、ＭＯＳ （ＭＩ Ｓ）コンデンサーに不可欠
な電極用部材を設置するために第５図Ｃに示すように厚
い絶縁物層２３を部分的に除去してから新に薄い絶縁物
層２８即ちコンデンサ絶縁物層を公知の熱酸化法により
一導電型の半導体層２４に対向して設置すると共に、反
対導電型の半導体層２６取出電極用窓２９を形成する。
な電極用部材を設置するために第５図Ｃに示すように厚
い絶縁物層２３を部分的に除去してから新に薄い絶縁物
層２８即ちコンデンサ絶縁物層を公知の熱酸化法により
一導電型の半導体層２４に対向して設置すると共に、反
対導電型の半導体層２６取出電極用窓２９を形成する。
この窓２９と薄い絶縁物層２８には電極用部材例えば多
結晶珪素３０を重ねて設置して夫々を一導電型の半導体
層２４用電極３１として、一導電型及び反対導電型の半
導体層２４．２６用電極３２として機能させる。前記の
ように第１実施例の変形例を第６図ａ −ｄに示したが
、相違するのは反対導電型の半導体層の設置場所だけな
ので、これ以外は同一番号を利用して説明するが、第１
実施例と違って反対導電型半導体層を先に形成する例で
ある。即ち、半導体基板２０には厚さがほぼ１５μｍの
台形でリンを約１０１５／ＣＣ含有するＮ島領域２１を
設置し、その底部にはアンチモンを１０２０／ｃｃ導入
した埋込領域２２を形成する。
結晶珪素３０を重ねて設置して夫々を一導電型の半導体
層２４用電極３１として、一導電型及び反対導電型の半
導体層２４．２６用電極３２として機能させる。前記の
ように第１実施例の変形例を第６図ａ −ｄに示したが
、相違するのは反対導電型の半導体層の設置場所だけな
ので、これ以外は同一番号を利用して説明するが、第１
実施例と違って反対導電型半導体層を先に形成する例で
ある。即ち、半導体基板２０には厚さがほぼ１５μｍの
台形でリンを約１０１５／ＣＣ含有するＮ島領域２１を
設置し、その底部にはアンチモンを１０２０／ｃｃ導入
した埋込領域２２を形成する。
この半導体基板２０の頂面には公知の熱酸化法や選択酸
化法により厚さがμｍオーダ（Ｏｒｄｅｒ）の厚い絶縁
物層２３を設置している。反対導電型の半導体層の形成
予定位置に対応する厚い酸化物層２３部分を第６図ａに
明らかなように剥離後、インプラ（Ｉｏｎ ＩｍｐＱ
ａｎｔａｔｉｏｎ）などの不純物導入・拡散手段によっ
て反対導電型の半導体層３３を形成する（第６図ａ参照
）。この図面の方法と違ってレジストブロック法などが
利用できるので厚い絶縁物層２３の形成や不純物導入・
拡散工程の順序はこれに限定されるものでない。この反
対導電型の半導体層３３はボロンを１６〜１８ １０ ／ ｃ ｃ程度含んでおり、半導体基板２
０との間に第２接合２７が形成され、その端部は頂面に
導出されかつ絶縁物層２８及び電極用部材３０の積層体
により最終的には被覆される。次いで一導電型の半導体
層２４の形成に移る。具体的な手段としてはイオン注入
法やデポ法が可能であるが、第６図すに明らかなように
形成予定位置に対応する絶縁物層２８部分を除去後例え
ばリン２０〜２１ を１０ ／ ｃ ｃ程度導入・拡散して一導電型
の半導体層２４を形成する。この図に示すように反対導
電型の半導体層３３と端部が接触する形となるが、環状
に形成されるものでなく、紙面に記載された場所より離
れた場所では連続した形に形成されており、その底部を
点線３４で表示した。
化法により厚さがμｍオーダ（Ｏｒｄｅｒ）の厚い絶縁
物層２３を設置している。反対導電型の半導体層の形成
予定位置に対応する厚い酸化物層２３部分を第６図ａに
明らかなように剥離後、インプラ（Ｉｏｎ ＩｍｐＱ
ａｎｔａｔｉｏｎ）などの不純物導入・拡散手段によっ
て反対導電型の半導体層３３を形成する（第６図ａ参照
）。この図面の方法と違ってレジストブロック法などが
利用できるので厚い絶縁物層２３の形成や不純物導入・
拡散工程の順序はこれに限定されるものでない。この反
対導電型の半導体層３３はボロンを１６〜１８ １０ ／ ｃ ｃ程度含んでおり、半導体基板２
０との間に第２接合２７が形成され、その端部は頂面に
導出されかつ絶縁物層２８及び電極用部材３０の積層体
により最終的には被覆される。次いで一導電型の半導体
層２４の形成に移る。具体的な手段としてはイオン注入
法やデポ法が可能であるが、第６図すに明らかなように
形成予定位置に対応する絶縁物層２８部分を除去後例え
ばリン２０〜２１ を１０ ／ ｃ ｃ程度導入・拡散して一導電型
の半導体層２４を形成する。この図に示すように反対導
電型の半導体層３３と端部が接触する形となるが、環状
に形成されるものでなく、紙面に記載された場所より離
れた場所では連続した形に形成されており、その底部を
点線３４で表示した。
第６図すにより示されるように反対導電型の半導体層３
３の両端は夫々一導電型の半導体層２４に隣接かつ連続
する形状となり、一導電型の半導体層２４は場所によっ
てとび地Ａが形成される。
３の両端は夫々一導電型の半導体層２４に隣接かつ連続
する形状となり、一導電型の半導体層２４は場所によっ
てとび地Ａが形成される。
次に第６図すにあるように、一導電型の半導体層２４及
び、とび地Ａとこれに連続した反対導電型の半導体層３
３の一端付近に夫々対応する絶縁物層を剥離して窓Ｂ、
Ｃを設置後、窓Ｂだけに薄い絶縁物層２８を設は窓Ｃは
第６図Ｃに明らかなように多少拡大して反対導電型の半
導体層３３の両方を露出させる。引続いて第６図ｄに示
すように電極用部材３０を窓ＢＳＣに形成してＢではコ
ンデンサ用電極３１、Ｃに反対導電型の半導体層３３と
一導電型の半導体層２４用電極３２を形成してＭＯＳ（
ＭＩＳ）コンデンサーを完成する。
び、とび地Ａとこれに連続した反対導電型の半導体層３
３の一端付近に夫々対応する絶縁物層を剥離して窓Ｂ、
Ｃを設置後、窓Ｂだけに薄い絶縁物層２８を設は窓Ｃは
第６図Ｃに明らかなように多少拡大して反対導電型の半
導体層３３の両方を露出させる。引続いて第６図ｄに示
すように電極用部材３０を窓ＢＳＣに形成してＢではコ
ンデンサ用電極３１、Ｃに反対導電型の半導体層３３と
一導電型の半導体層２４用電極３２を形成してＭＯＳ（
ＭＩＳ）コンデンサーを完成する。
第７図には、第５図ａ −ｄと第６図ａ−ｄに明らかに
したＭＯＳ（ＭＩＳ）コンデンサにおける逆バイアス時
の動作を示している。即ち、電極端子３２から電極用半
導体層３０を通してＮ型の一導電型の半導体層２４にプ
ラス電位を、電極端子３１から電極用部材３０にマイナ
ス電位を印加すると、Ｎ型の一導電型の半導体層には先
ず空乏層３４が伸び始める。従来技術ではＮ型の一導電
型の半導体層内での電子ホール対生成により発生したホ
ールが反転キャリアになるが、本発明では電極端子３２
と電気的に接続した電極用部材３０によって高電位側に
接続された反対導電型の半導体層３３が空乏層３４と連
続状態となっているために反対導電型の半導体層３３内
の多数キャリア即ちホール３５が空乏層３４に供給され
て反転層を形成することになる。
したＭＯＳ（ＭＩＳ）コンデンサにおける逆バイアス時
の動作を示している。即ち、電極端子３２から電極用半
導体層３０を通してＮ型の一導電型の半導体層２４にプ
ラス電位を、電極端子３１から電極用部材３０にマイナ
ス電位を印加すると、Ｎ型の一導電型の半導体層には先
ず空乏層３４が伸び始める。従来技術ではＮ型の一導電
型の半導体層内での電子ホール対生成により発生したホ
ールが反転キャリアになるが、本発明では電極端子３２
と電気的に接続した電極用部材３０によって高電位側に
接続された反対導電型の半導体層３３が空乏層３４と連
続状態となっているために反対導電型の半導体層３３内
の多数キャリア即ちホール３５が空乏層３４に供給され
て反転層を形成することになる。
もともと反対導電型Ｐ型の半導体層３３には多数キャリ
アとしてホールが存在するために高周波成分の強い逆バ
イアスが印加された場合でも速やかにホールが供給され
コンデンサ容量は絶縁物層の容量ＣｏｘｌＯを維持でき
ることになる。
アとしてホールが存在するために高周波成分の強い逆バ
イアスが印加された場合でも速やかにホールが供給され
コンデンサ容量は絶縁物層の容量ＣｏｘｌＯを維持でき
ることになる。
この条件を満たすためには空乏層３４と反対導電型の半
導体層３３か連続していなければならない。と言うのは
、仮に連続していなければＰＮ接合を越えるのに十分な
バイアスを両生導体層２４．３３間に印加しなければな
らないからである。
導体層３３か連続していなければならない。と言うのは
、仮に連続していなければＰＮ接合を越えるのに十分な
バイアスを両生導体層２４．３３間に印加しなければな
らないからである。
第８図と第９図には反対導電型の半導体層により形成さ
れるＰＮ接合端を電極用半導体層に対応しない位置に導
出したＭＯＳ （ＭＩＳ）コンデンサに関する第２実施
例を説明するが、各部品の番号は第５図乃至第７図用と
同一のものを使用し、説明も相違に基づくことに止どめ
構造や製法については割愛する。両図に示したように、
ＭＯＳ（ＭＩＳ）コンデンサでは、反対導電型の半導体
層３３と半導体基板２０間に形成されるＰＮ接合２７端
部は不可欠な電極用半導体層３０に対応しない半導体基
板２０頂面に導出している点が第１実施例と相違してい
る。このために反対導電型の半導体層３３と空乏層は高
電圧を印加しない限り接触しない。
れるＰＮ接合端を電極用半導体層に対応しない位置に導
出したＭＯＳ （ＭＩＳ）コンデンサに関する第２実施
例を説明するが、各部品の番号は第５図乃至第７図用と
同一のものを使用し、説明も相違に基づくことに止どめ
構造や製法については割愛する。両図に示したように、
ＭＯＳ（ＭＩＳ）コンデンサでは、反対導電型の半導体
層３３と半導体基板２０間に形成されるＰＮ接合２７端
部は不可欠な電極用半導体層３０に対応しない半導体基
板２０頂面に導出している点が第１実施例と相違してい
る。このために反対導電型の半導体層３３と空乏層は高
電圧を印加しない限り接触しない。
このようなＭＯＳ （ＭＩＳ）コンデンサに逆バイアス
を印加した時の動作は、逆バイアスが印加された瞬間変
位電流が流れ、しかも抵抗を介して流れると電圧降下を
生じる。従って、ＰＮ接合に０．６Ｖの電位差が発生す
るように印加電圧と抵抗の条件を設定しておくと、反対
導電型の半導体層３３からホールが一導電型の半導体層
２４に注入されて表面が反転する。このために条件に合
った電圧以上の高周波バイアスに対してはコンデンサ容
量Ｃ１４がＣｏｘｌＯとなる。
を印加した時の動作は、逆バイアスが印加された瞬間変
位電流が流れ、しかも抵抗を介して流れると電圧降下を
生じる。従って、ＰＮ接合に０．６Ｖの電位差が発生す
るように印加電圧と抵抗の条件を設定しておくと、反対
導電型の半導体層３３からホールが一導電型の半導体層
２４に注入されて表面が反転する。このために条件に合
った電圧以上の高周波バイアスに対してはコンデンサ容
量Ｃ１４がＣｏｘｌＯとなる。
一方、第９図に示したＭＯＳ（ＭＩＳ）コンデンサは一
導電型の半導体層２４の保有する抵抗成分３４をＰＮ接
合バイアスに利用する例であり、動作原理は第８図のＭ
ＯＳ（ＭＩＳ）コンデンサと同様なので説明を省略する
。
導電型の半導体層２４の保有する抵抗成分３４をＰＮ接
合バイアスに利用する例であり、動作原理は第８図のＭ
ＯＳ（ＭＩＳ）コンデンサと同様なので説明を省略する
。
第１及び第２実施例における電極用部材としては、多結
晶珪素の他に高電気伝導度の高融点金属のシリサイド（
ＳｉＱｉｃｉｄｅ）例えばモリブデン（Ｍｏ）シリサイ
ドや窒化タンタル（Ｔ ａ Ｎ）などが利用できる。
晶珪素の他に高電気伝導度の高融点金属のシリサイド（
ＳｉＱｉｃｉｄｅ）例えばモリブデン（Ｍｏ）シリサイ
ドや窒化タンタル（Ｔ ａ Ｎ）などが利用できる。
［発明の効果コ
本発明に係わるＭＯＳ（ＭＩＳ）コンデンサでは高周波
成分を含む逆バイアス印加時従来構造で発生していた一
導電型の半導体層表面の空乏状態を、反転キャリアを多
数キャリアとして保有する反対導電型の半導体層から供
給して積極的に反転させる手法を採っている。従って、
正逆バイアス時とも容量変化が少なく、また、一導電型
の半導体層の濃度が低くても高周波特性が良く、逆バイ
アスサージの破壊耐量も高いＭＯＳ （ＭＩ Ｓ）コン
デンサか得られる。
成分を含む逆バイアス印加時従来構造で発生していた一
導電型の半導体層表面の空乏状態を、反転キャリアを多
数キャリアとして保有する反対導電型の半導体層から供
給して積極的に反転させる手法を採っている。従って、
正逆バイアス時とも容量変化が少なく、また、一導電型
の半導体層の濃度が低くても高周波特性が良く、逆バイ
アスサージの破壊耐量も高いＭＯＳ （ＭＩ Ｓ）コン
デンサか得られる。
第１図は従来のＭＯＳコンデンサの断面図、第２図ａ
−ｃはＭＯＳコンデンサの動作状態を説明する図、第３
図はＭＯＳコンデンサのＣＶ特性を示す曲線図、第４図
はＭＯＳコンデンサの要素を示す図、第５図ａ −ｄと
第６図ａ −ｄは本発明に係わるＭＯＳ（ＭＩＳ）コン
デンサの製造工程毎の断面図、第７図は本発明のＭＯＳ
（ＭＩＳ）コンデンサの動作を説明する図、第８図と第
９図は本発明の他の実施例を示す断面図である。 １．２０：半導体基板、 ２．２１：島領域、３．２
２・埋込領域、 ４．２４ニー導電型の半導体層、 ２６．３３二反対導電型の半導体層、 ５．２８：薄い絶縁物層、 ６：厚い絶縁物層、 ７．８．３０：電極用部材、 ９：ＭＯＳコンデンサ、 ３１．３２：電極、 Ａ：とび地、 ＢＳＣ：窓、 ３４：抵抗成分。 代理人 弁理士 大 胡 典 第 図 （階の１） （ｋｌの２） （噸の１）
−ｃはＭＯＳコンデンサの動作状態を説明する図、第３
図はＭＯＳコンデンサのＣＶ特性を示す曲線図、第４図
はＭＯＳコンデンサの要素を示す図、第５図ａ −ｄと
第６図ａ −ｄは本発明に係わるＭＯＳ（ＭＩＳ）コン
デンサの製造工程毎の断面図、第７図は本発明のＭＯＳ
（ＭＩＳ）コンデンサの動作を説明する図、第８図と第
９図は本発明の他の実施例を示す断面図である。 １．２０：半導体基板、 ２．２１：島領域、３．２
２・埋込領域、 ４．２４ニー導電型の半導体層、 ２６．３３二反対導電型の半導体層、 ５．２８：薄い絶縁物層、 ６：厚い絶縁物層、 ７．８．３０：電極用部材、 ９：ＭＯＳコンデンサ、 ３１．３２：電極、 Ａ：とび地、 ＢＳＣ：窓、 ３４：抵抗成分。 代理人 弁理士 大 胡 典 第 図 （階の１） （ｋｌの２） （噸の１）
Claims (2)
- （１）半導体基板の頂面の一部を構成する一導電型の半
導体層と、前記半導体基板と一導電型の半導体層により
形成し半導体基板の頂面部分に露出する第１接合の端部
と、前記第１接合の端部を覆って前記半導体層基板頂面
に設置する絶縁物層と、前記絶縁物層を被覆しかつ前記
一導電型の半導体層に対向して配置する電極用部材と、
前記一導電型の半導体層と共に前記半導体基板頂面を構
成する反対導電型の半導体層と、前記反対導電型の半導
体層により形成され、前記電極用部材により覆われる半
導体基板の他の頂面部分に露出する第２接合の端部を具
備することを特徴とするＭＯＳ（ＭＩＳ）型コンデンサ
ー - （２）半導体基板の頂面の一部を構成する一導電型の半
導体層と、前記半導体基板と一導電型の半導体層により
形成し半導体基板の頂面部分に露出する第１接合の端部
と、前記半導体層基板頂面に設置する絶縁物層と、前記
絶縁物層を被覆しかつ前記一導電型の半導体層に対向し
て配置し第１接合の端部を覆った電極用部材と、前記一
導電型の半導体層と接合を形成しかつ前記半導体基板の
他の頂面部分に露出する第２接合の端部を前記絶縁物層
により被覆してなり、前記一導電型の半導体層及び反対
導電型の半導体層に抵抗を介してバイアスを印加する手
段を具備することを特徴とするＭＯＳ（ＭＩＳ）型コン
デンサー
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159364A JP2740038B2 (ja) | 1990-06-18 | 1990-06-18 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
| KR1019910009950A KR950009891B1 (ko) | 1990-06-18 | 1991-06-17 | Mis형 콘덴서 |
| EP91109955A EP0464453A1 (en) | 1990-06-18 | 1991-06-18 | MIS type capacitor having reduced change in capacitance when biased in forward and reverse directions |
| US08/060,066 US5360989A (en) | 1990-06-18 | 1993-04-20 | MIS type capacitor having reduced change in capacitance when biased in forward and reverse directions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159364A JP2740038B2 (ja) | 1990-06-18 | 1990-06-18 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0449651A true JPH0449651A (ja) | 1992-02-19 |
| JP2740038B2 JP2740038B2 (ja) | 1998-04-15 |
Family
ID=15692227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159364A Expired - Fee Related JP2740038B2 (ja) | 1990-06-18 | 1990-06-18 | Ｍｏｓ（ｍｉｓ）型コンデンサー |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5360989A (ja) |
| EP (1) | EP0464453A1 (ja) |
| JP (1) | JP2740038B2 (ja) |
| KR (1) | KR950009891B1 (ja) |
Cited By (1)
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| JP2020150041A (ja) * | 2019-03-12 | 2020-09-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (16)
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| US6100747A (en) * | 1994-05-30 | 2000-08-08 | Stmicroelectronics, S.R.L. | Device for selecting design options in an integrated circuit |
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| DE69636161D1 (de) | 1996-07-30 | 2006-06-29 | St Microelectronics Srl | MOS-Kapazität mit breiten Spannungs- und Frequenzbetriebsbereichen |
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