JPH0449812B2 - - Google Patents
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- JPH0449812B2 JPH0449812B2 JP58137953A JP13795383A JPH0449812B2 JP H0449812 B2 JPH0449812 B2 JP H0449812B2 JP 58137953 A JP58137953 A JP 58137953A JP 13795383 A JP13795383 A JP 13795383A JP H0449812 B2 JPH0449812 B2 JP H0449812B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ttl
- resistor
- logic
- circuits
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は改良された高速デイジタル論理回路に
関し、更に詳細には、改良された高速デイジタル
TLL論理回路に関する。本発明の論理回路は集
積回路形で製造するのに適している。
関し、更に詳細には、改良された高速デイジタル
TLL論理回路に関する。本発明の論理回路は集
積回路形で製造するのに適している。
〔背景技術〕
論理機能を行なう集積回路に対する動作要件
は、デイジタル・コンピユータおよびデータ処理
装置の技術が進歩するにつれて益々厳しくなつて
いる。特に、論理動作を行なうのに必要な回路動
作時間はコンピユータのデータ処理能力を制限す
る要素である。また、回路内のあるいは回路外の
ノイズに対して耐性のある集積回路を設けること
も重要な問題である。また“フアン・アウト”が
小さいことは論理回路の有用性を制限する要素で
ある。“フアン・アウト”は回路の出力に接続し
て動作できる次段の論理回路の数の度合である。
は、デイジタル・コンピユータおよびデータ処理
装置の技術が進歩するにつれて益々厳しくなつて
いる。特に、論理動作を行なうのに必要な回路動
作時間はコンピユータのデータ処理能力を制限す
る要素である。また、回路内のあるいは回路外の
ノイズに対して耐性のある集積回路を設けること
も重要な問題である。また“フアン・アウト”が
小さいことは論理回路の有用性を制限する要素で
ある。“フアン・アウト”は回路の出力に接続し
て動作できる次段の論理回路の数の度合である。
高速データ処理技術では寸法も重要な要素であ
る。
る。
集積回路では１つの半導体チツプに複数の相互
接続された論理回路をつくるように設計するが、
集積回路は論理回路におおむね共通する問題に加
えて、別の問題も含む。集積回路では電力消費し
たがつて放熱の処理が問題であり、これはフア
ン・アウトあるいはゲート遅延を悪化させる原因
になる。すべての個々の回路素子は１つの小さな
半導体チツプに置かれるから、配線の容易性につ
いても考慮する必要がある。
接続された論理回路をつくるように設計するが、
集積回路は論理回路におおむね共通する問題に加
えて、別の問題も含む。集積回路では電力消費し
たがつて放熱の処理が問題であり、これはフア
ン・アウトあるいはゲート遅延を悪化させる原因
になる。すべての個々の回路素子は１つの小さな
半導体チツプに置かれるから、配線の容易性につ
いても考慮する必要がある。
集積回路として製造する論理回路として、種々
の形式の論理回路が開発されている。それらのう
ちで広く受け入れられているのは、いわゆるトラ
ンジスタ・トランジスタ型論理（TTL）であり、
これはスイツチング時間、電力消費、ノイズ耐
性、フアン・アウトおよび容量性負荷駆動能力の
良い回路をつくるのに適している。TTL論理技
術はこの分野でよく知られている。
の形式の論理回路が開発されている。それらのう
ちで広く受け入れられているのは、いわゆるトラ
ンジスタ・トランジスタ型論理（TTL）であり、
これはスイツチング時間、電力消費、ノイズ耐
性、フアン・アウトおよび容量性負荷駆動能力の
良い回路をつくるのに適している。TTL論理技
術はこの分野でよく知られている。
本発明はTTL論理回路の特性を更に改善しよ
うとするものであり、簡単にいえば、普通の
TTL回路に部分フイードバツクを追加すること
により、TTL回路の遅延（速度）特性を犠牲に
することなく電力消費を減じ且つノイズ耐性を維
持するものである。
うとするものであり、簡単にいえば、普通の
TTL回路に部分フイードバツクを追加すること
により、TTL回路の遅延（速度）特性を犠牲に
することなく電力消費を減じ且つノイズ耐性を維
持するものである。
あるいは、本発明によれば、普通のTTL回路
への部分フイードバツクの追加は、同じ電力消費
を保ち且つノイズ耐性を維持しながら遅延（速
度）特性を改善するのに使用しうる。
への部分フイードバツクの追加は、同じ電力消費
を保ち且つノイズ耐性を維持しながら遅延（速
度）特性を改善するのに使用しうる。
本発明の目的は改良されたTTL論理回路を提
供することである。
供することである。
本発明の他の目的は改良された“速度（遅延）
−電力積”特性曲線を有するTTL論理回路を提
供することである。
−電力積”特性曲線を有するTTL論理回路を提
供することである。
第１図はマルチ・エミツタ入力トランジスタ
T1を用いた従来のTTL回路を示している。トラ
ンジスタT1のエミツタＡ、Ｂ、Ｃ……Ｎは２進
論理入力“１”または“０”を受取る。２進入力
電圧VINは２進１に対しては＋VC（約＋1.7V）、２
進０に対しては約0.2Vである。トランジスタT1
のベースは抵抗R1を介して＋1.7Vの第１の電位
源＋VCに接続される。トランジスタT1のコレク
タは抵抗R2を介して第１の電位源＋VCに接続さ
れる。シヨツトキー・バリア・ダイオード
（SBD）D1の陽極はトランジスタT1のベースに、
陰極はT1のコレクタに接続される。出力トラン
ジスタT2のコレクタは抵抗R3を介して第１の電
位源＋VCに接続され、ベースはT1のコレクタに
接続され、エミツタは第２の電位源であるアース
電位に接続される。
T1を用いた従来のTTL回路を示している。トラ
ンジスタT1のエミツタＡ、Ｂ、Ｃ……Ｎは２進
論理入力“１”または“０”を受取る。２進入力
電圧VINは２進１に対しては＋VC（約＋1.7V）、２
進０に対しては約0.2Vである。トランジスタT1
のベースは抵抗R1を介して＋1.7Vの第１の電位
源＋VCに接続される。トランジスタT1のコレク
タは抵抗R2を介して第１の電位源＋VCに接続さ
れる。シヨツトキー・バリア・ダイオード
（SBD）D1の陽極はトランジスタT1のベースに、
陰極はT1のコレクタに接続される。出力トラン
ジスタT2のコレクタは抵抗R3を介して第１の電
位源＋VCに接続され、ベースはT1のコレクタに
接続され、エミツタは第２の電位源であるアース
電位に接続される。
シヨツトキー・バリア・ダイオードD2の陽極
は出力トランジスタT2のベースに接続され、陰
極は出力トランジスタT2のコレクタに接続され
る。抵抗R1、R2、R3は、Ｒ＝5KΩとしたとき、
夫々2R、Ｒ、Ｒの大きさを有する。第１図の
TTL回路の出力はNAND論理関数（・・
……・Ｎ）であり、T2のコレクタに接続された
出力端子の電位によつて表わされる。
は出力トランジスタT2のベースに接続され、陰
極は出力トランジスタT2のコレクタに接続され
る。抵抗R1、R2、R3は、Ｒ＝5KΩとしたとき、
夫々2R、Ｒ、Ｒの大きさを有する。第１図の
TTL回路の出力はNAND論理関数（・・
……・Ｎ）であり、T2のコレクタに接続された
出力端子の電位によつて表わされる。
第２図は全フイードバツクを有するTTL回路
（参考例）を示している。第１図と対応する回路
素子は同じ参照番号で示されている。第２図で
は、第１図と同様に抵抗R1、R2、R3はノードＡ
に接続されている。しかし、第１図ではノードＡ
が直接第１の電位源＋VCに接続されているのに
対して、第２図ではノードＡは抵抗R4を介して
第１の電位源＋VC（＋1.7V）に接続されている。
第２図では、夫々の抵抗は、Ｒ＝5KΩとしたと
き、R1＝2R、R2＝Ｒ、R3＝Ｒ、R4＝0.7Rにさ
れている。勿論これは例示値であり、これに特定
されるものでないことは理解されよう。第２図
TTL回路の出力はNAND論理関数（・・
……・Ｎ）であり、T2のコレクタに接続された
出力端子の電位によつて表わされる。
（参考例）を示している。第１図と対応する回路
素子は同じ参照番号で示されている。第２図で
は、第１図と同様に抵抗R1、R2、R3はノードＡ
に接続されている。しかし、第１図ではノードＡ
が直接第１の電位源＋VCに接続されているのに
対して、第２図ではノードＡは抵抗R4を介して
第１の電位源＋VC（＋1.7V）に接続されている。
第２図では、夫々の抵抗は、Ｒ＝5KΩとしたと
き、R1＝2R、R2＝Ｒ、R3＝Ｒ、R4＝0.7Rにさ
れている。勿論これは例示値であり、これに特定
されるものでないことは理解されよう。第２図
TTL回路の出力はNAND論理関数（・・
……・Ｎ）であり、T2のコレクタに接続された
出力端子の電位によつて表わされる。
第４図および第５図は夫々、部分フイードバツ
クを有する本発明によるTTL回路を示している。
第２図では抵抗R1がノードＡに接続されている
のに対して、第４図および第５図では抵抗R1は
第１の電位源＋VCに接続されている。第４図と
第５図の相違点は、第５図では、付加的出力とし
て論理AND関数（Ａ・Ｂ・Ｃ……・Ｎ）を発生
するための直結インバータ回路が設けられている
ことである。第５図の出力インバータはトランジ
スタT3を含み、そのベースはトランジスタT2の
コレクタに接続され、コレクタは抵抗R5を介し
て第１の電位源＋VC（＋1.7V）に接続され、その
エミツタは第２の電位源（アース）に接続されて
いる。第４図および第５図の夫々の抵抗の値は、
R1＝2R、R2＝1.2R、R3＝1.2R、R4＝0.7R、R5
＝1.2Rにされている。第５図のTTL回路は論理
NANDの関数（Ａ・Ｂ・Ｃ……・Ｎ）および論
理AND関数（Ａ・Ｂ・Ｃ……・Ｎ）を発生する。
クを有する本発明によるTTL回路を示している。
第２図では抵抗R1がノードＡに接続されている
のに対して、第４図および第５図では抵抗R1は
第１の電位源＋VCに接続されている。第４図と
第５図の相違点は、第５図では、付加的出力とし
て論理AND関数（Ａ・Ｂ・Ｃ……・Ｎ）を発生
するための直結インバータ回路が設けられている
ことである。第５図の出力インバータはトランジ
スタT3を含み、そのベースはトランジスタT2の
コレクタに接続され、コレクタは抵抗R5を介し
て第１の電位源＋VC（＋1.7V）に接続され、その
エミツタは第２の電位源（アース）に接続されて
いる。第４図および第５図の夫々の抵抗の値は、
R1＝2R、R2＝1.2R、R3＝1.2R、R4＝0.7R、R5
＝1.2Rにされている。第５図のTTL回路は論理
NANDの関数（Ａ・Ｂ・Ｃ……・Ｎ）および論
理AND関数（Ａ・Ｂ・Ｃ……・Ｎ）を発生する。
第３図は、フイードバツクを持たないTTL回
路、全フイードバツクを持つたTTL回路、およ
び部分フイードバツクを有する本発明のTTL回
路の速度（遅延）−電力積特性曲線を示している。
第３図で、平均電力（ｍＷ）は横軸に、平均遅延
（ns）は縦軸に示されている。測定は、温度60℃、
VC＝＋1.7V、フアン・イン＝フアン・アウト＝
３、Ｃ負荷＝0.6pＦで行なわれた。第３図からわ
かるように、ある所与の遅延値では、フイードバ
ツクを有するTTL回路の方がフイードバツクを
持たないTTL回路よりも電力が少ない。また、
ある所与の回路電力値で見た場合でも、フイード
バツクを有するTTL回路の方が回路遅延が小さ
い。部分フイードバツクを有するTTL回路と全
フイードバツクを有するTTL回路とでは部分フ
イードバツクの方が好ましい。例えば、回路遅延
を1.75nsとしたとき、第１図の従来のTTL回路
は0.465ｍＷ、第４図のフイードバツクTTL回路
はわずか0.34ｍＷの電力を消費し、これは28％の
電力節約である。VLSIでは１つの半導体チツプ
に詰込まれる論理機能が増え、これは全体の回路
素子の数およびコストを減らし信頼性を高める。
しかし１つの半導体チツプに多数の回路を設けた
場合は、発生される熱を冷却媒体に効果的に伝達
するパツケージの熱発散能力の限度以上にチツプ
の電力消費が大きくなる。回路の電力レベルその
ものを下げることも可能であるが、これは回路の
性能を許容できない程低下させる原因になる。特
に、コストの面から大掛りな冷却装置を使用でき
ないような端末機の用途では、低電力消費および
小さな回路遅延の両方がVLSIに望まれる。本発
明は、部分フイードバツクを有するTTL回路に
より、この要望に応えるものである。本発明の
TTL回路は従来のTTL回路のノイズ耐性および
性能を損なうことなく、電力消費を減じることが
できる。即ち、本発明の改良されたTTL回路は
従来のTTL回路に比べて、優れた速度−電力積
特性曲線を有する。
路、全フイードバツクを持つたTTL回路、およ
び部分フイードバツクを有する本発明のTTL回
路の速度（遅延）−電力積特性曲線を示している。
第３図で、平均電力（ｍＷ）は横軸に、平均遅延
（ns）は縦軸に示されている。測定は、温度60℃、
VC＝＋1.7V、フアン・イン＝フアン・アウト＝
３、Ｃ負荷＝0.6pＦで行なわれた。第３図からわ
かるように、ある所与の遅延値では、フイードバ
ツクを有するTTL回路の方がフイードバツクを
持たないTTL回路よりも電力が少ない。また、
ある所与の回路電力値で見た場合でも、フイード
バツクを有するTTL回路の方が回路遅延が小さ
い。部分フイードバツクを有するTTL回路と全
フイードバツクを有するTTL回路とでは部分フ
イードバツクの方が好ましい。例えば、回路遅延
を1.75nsとしたとき、第１図の従来のTTL回路
は0.465ｍＷ、第４図のフイードバツクTTL回路
はわずか0.34ｍＷの電力を消費し、これは28％の
電力節約である。VLSIでは１つの半導体チツプ
に詰込まれる論理機能が増え、これは全体の回路
素子の数およびコストを減らし信頼性を高める。
しかし１つの半導体チツプに多数の回路を設けた
場合は、発生される熱を冷却媒体に効果的に伝達
するパツケージの熱発散能力の限度以上にチツプ
の電力消費が大きくなる。回路の電力レベルその
ものを下げることも可能であるが、これは回路の
性能を許容できない程低下させる原因になる。特
に、コストの面から大掛りな冷却装置を使用でき
ないような端末機の用途では、低電力消費および
小さな回路遅延の両方がVLSIに望まれる。本発
明は、部分フイードバツクを有するTTL回路に
より、この要望に応えるものである。本発明の
TTL回路は従来のTTL回路のノイズ耐性および
性能を損なうことなく、電力消費を減じることが
できる。即ち、本発明の改良されたTTL回路は
従来のTTL回路に比べて、優れた速度−電力積
特性曲線を有する。
第１図において、低レベル即ち論理“０”は
（T2）VBE−（D2）VFSBD)、（0.2V）に等しく、
回路のスレシヨルド電圧（VTH）は（T2）VBE＋
（D1）VFSBD−（T1）VBE（D1）VFSBD（0.55V）
に等しい。高レベル即ち論理“１”は第１の電位
源＋VCの電圧（＋1.7V）に等しい。回路のD.C.
ノイズ耐性は動作点（即ち論理“０”または論理
“１”のレベル）と回路のスイツチング点（即ち
スレシヨルド電圧）との差として定義される。第
１図において、高レベルと低レベルに対するノイ
ズ耐性は夫々UNとDNで示されている。第１図
からわかるように高レベルと低レベルのノイズ耐
性UN、NDは等しくなく、高レベル・ノイズ耐
性の方が大きい。低レベル・ノイズ耐性の巾を超
えた、高レベル・ノイズ耐性の部分は十分に利用
されず、電力消費の観点からは不必要であり無駄
である。高レベル・ノイズ耐性の余分な部分は必
要以上の高い電圧を与えるから電力を浪費する。
この余分な電力消費はVLSIの熱発散の問題を大
きくする。出力電圧（高レベル）が大きくなれ
ば、出力が高レベルからスレシヨルド電圧まで下
がる時間が長くなるから、次段の回路スイツチン
グが遅れ、したがつて付加的な遅延時間を生じる
ことになる。したがつて、高レベルを＋VC電源
電圧よりも小さな値に制限する手段を設ければよ
いことになる。本発明はこれを達成する。
（T2）VBE−（D2）VFSBD)、（0.2V）に等しく、
回路のスレシヨルド電圧（VTH）は（T2）VBE＋
（D1）VFSBD−（T1）VBE（D1）VFSBD（0.55V）
に等しい。高レベル即ち論理“１”は第１の電位
源＋VCの電圧（＋1.7V）に等しい。回路のD.C.
ノイズ耐性は動作点（即ち論理“０”または論理
“１”のレベル）と回路のスイツチング点（即ち
スレシヨルド電圧）との差として定義される。第
１図において、高レベルと低レベルに対するノイ
ズ耐性は夫々UNとDNで示されている。第１図
からわかるように高レベルと低レベルのノイズ耐
性UN、NDは等しくなく、高レベル・ノイズ耐
性の方が大きい。低レベル・ノイズ耐性の巾を超
えた、高レベル・ノイズ耐性の部分は十分に利用
されず、電力消費の観点からは不必要であり無駄
である。高レベル・ノイズ耐性の余分な部分は必
要以上の高い電圧を与えるから電力を浪費する。
この余分な電力消費はVLSIの熱発散の問題を大
きくする。出力電圧（高レベル）が大きくなれ
ば、出力が高レベルからスレシヨルド電圧まで下
がる時間が長くなるから、次段の回路スイツチン
グが遅れ、したがつて付加的な遅延時間を生じる
ことになる。したがつて、高レベルを＋VC電源
電圧よりも小さな値に制限する手段を設ければよ
いことになる。本発明はこれを達成する。
第２図の場合、追加された抵抗R4は分圧器を
構成し、出力の高レベルを次の値に制限する。
構成し、出力の高レベルを次の値に制限する。
R2／R2＋R4〔VC−VIN−（T1）VBE＋（D1）VFSBD〕＋VIN
−（T1）VBE−（D1）VFSBD 第２図のTTL回路の抵抗とVCの好ましい値
は、Ｒ＝5KΩとしたとき、R1＝2R、R2＝Ｒ、
R3＝Ｒ、VC＝＋1.7Vであることがわかつた。本
発明の場合、出力の高レベルは約1.1Vに制限さ
れた。
−（T1）VBE−（D1）VFSBD 第２図のTTL回路の抵抗とVCの好ましい値
は、Ｒ＝5KΩとしたとき、R1＝2R、R2＝Ｒ、
R3＝Ｒ、VC＝＋1.7Vであることがわかつた。本
発明の場合、出力の高レベルは約1.1Vに制限さ
れた。
半導体チツプ当り数千のゲート（TTL回路）
を含むチツプで検討した結果、フイードバツクを
有するTTL回路に必要な追加の抵抗は回路の寸
法を実質的に拡大することなく容易に組込むこと
ができ、チツプの回路密度にほとんど影響しない
ことがわかつた。本発明によれば、TTL回路に
必要とされる回路素子（トランジスタ、抵抗およ
びシヨツトキー・ダイオード）は回路当りの電力
の低減の結果、チツプ上に一層密に配置すること
ができる。したがつて付加的なTTL回路を与え
るような、より多数の回路素子を各チツプに形成
できる。
を含むチツプで検討した結果、フイードバツクを
有するTTL回路に必要な追加の抵抗は回路の寸
法を実質的に拡大することなく容易に組込むこと
ができ、チツプの回路密度にほとんど影響しない
ことがわかつた。本発明によれば、TTL回路に
必要とされる回路素子（トランジスタ、抵抗およ
びシヨツトキー・ダイオード）は回路当りの電力
の低減の結果、チツプ上に一層密に配置すること
ができる。したがつて付加的なTTL回路を与え
るような、より多数の回路素子を各チツプに形成
できる。
回路はできるだけ広い範囲の動作条件（電源電
圧および温度）ならびにプロセス変動で動作でき
るのが好ましい。動作条件を適正な範囲内に保つ
ための手段を持たない、低価格のアプリケーシヨ
ンでは、回路は例えば10℃〜100℃の温度にさら
され、また、かなりの電源電圧変動を受ける。第
２図のように抵抗R1およびR4を介してトランジ
スタT1のベースを電源電圧＋VCに接続した場合
は、高論理レベル部分の制限によつて電力消費が
少なくなるものの、トランジスタT1のベース電
位が低下するため、温度が上昇したり電源電圧が
低下した場合は、動作が不安定になりやすく、動
作範囲が狭くなる。これに対して、第４図のよう
に抵抗R1を電源電圧＋VCに直結した場合はベー
ス電位が高くなり、したがつて、高論理レベル部
分の制限による低電力消費の利点を実質的に維持
したまま、動作の安定化が得られ、回路の動作範
囲を拡大することができる。また、第４図のよう
に抵抗R2およびR3に対して小さな調節（R2＝
R3＝1.2R，Ｒ＝5KΩ）を加えることにより、フ
アン・アウトが40％程度改善される。最良の回路
AC性能（スイツチング遅延）の点から見たとき、
抵抗R2およびR3の最適値は5KΩであり、このと
きのフアン・アウトは５に相当する。R2＝R3＝
1.2R＝6KΩにした時は、RC時定数が大きくなる
分だけスイツチング遅延が少し影響を受けるが、
フアン・アウトが増加する。すなわち、抵抗R2
およびR3の値が大きくなると、抵抗R2およびR3
を通る電流が減少するが、トランジスタT2のベ
ースは十分な過駆動を受けており（過剰な駆動電
流はダイオードD2を介してコレクタに供給され
る）、ベース電流は抵抗R2およびR3が増加して
もほぼ一定である。したがつて、（ベース電流）×
（電流利得β）に等しいコレクタ電流もほぼ一定
である。したがつて、処理可能なコレクタ電流が
ほぼ一定であるのに対して、抵抗R2およびダイ
オードD2を通る電流ならびに抵抗R3を通る電流
が減少する結果として、処理可能な負荷電流（す
なわち、フアン・アウト）が増加する。R1＝R2
＝6KΩの場合、フアン・アウトは７になり（１
フアン・アウト＝0.22ｍＡ）、R1＝R2＝Ｒの場合
に対して40％改善される。
圧および温度）ならびにプロセス変動で動作でき
るのが好ましい。動作条件を適正な範囲内に保つ
ための手段を持たない、低価格のアプリケーシヨ
ンでは、回路は例えば10℃〜100℃の温度にさら
され、また、かなりの電源電圧変動を受ける。第
２図のように抵抗R1およびR4を介してトランジ
スタT1のベースを電源電圧＋VCに接続した場合
は、高論理レベル部分の制限によつて電力消費が
少なくなるものの、トランジスタT1のベース電
位が低下するため、温度が上昇したり電源電圧が
低下した場合は、動作が不安定になりやすく、動
作範囲が狭くなる。これに対して、第４図のよう
に抵抗R1を電源電圧＋VCに直結した場合はベー
ス電位が高くなり、したがつて、高論理レベル部
分の制限による低電力消費の利点を実質的に維持
したまま、動作の安定化が得られ、回路の動作範
囲を拡大することができる。また、第４図のよう
に抵抗R2およびR3に対して小さな調節（R2＝
R3＝1.2R，Ｒ＝5KΩ）を加えることにより、フ
アン・アウトが40％程度改善される。最良の回路
AC性能（スイツチング遅延）の点から見たとき、
抵抗R2およびR3の最適値は5KΩであり、このと
きのフアン・アウトは５に相当する。R2＝R3＝
1.2R＝6KΩにした時は、RC時定数が大きくなる
分だけスイツチング遅延が少し影響を受けるが、
フアン・アウトが増加する。すなわち、抵抗R2
およびR3の値が大きくなると、抵抗R2およびR3
を通る電流が減少するが、トランジスタT2のベ
ースは十分な過駆動を受けており（過剰な駆動電
流はダイオードD2を介してコレクタに供給され
る）、ベース電流は抵抗R2およびR3が増加して
もほぼ一定である。したがつて、（ベース電流）×
（電流利得β）に等しいコレクタ電流もほぼ一定
である。したがつて、処理可能なコレクタ電流が
ほぼ一定であるのに対して、抵抗R2およびダイ
オードD2を通る電流ならびに抵抗R3を通る電流
が減少する結果として、処理可能な負荷電流（す
なわち、フアン・アウト）が増加する。R1＝R2
＝6KΩの場合、フアン・アウトは７になり（１
フアン・アウト＝0.22ｍＡ）、R1＝R2＝Ｒの場合
に対して40％改善される。
第１図は従来のTTL回路図、第２図はTTL回
路の参考例を示す図、第３図は速度−電力積特性
曲線を示す図、第４図は本発明のTTL回路の第
１の実施例を示す図、および第５図は本発明の
TTL回路の第２の実施例を示す図である。
路の参考例を示す図、第３図は速度−電力積特性
曲線を示す図、第４図は本発明のTTL回路の第
１の実施例を示す図、および第５図は本発明の
TTL回路の第２の実施例を示す図である。
Claims (1)
- １ エミツタに入力信号を受取る入力トランジス
タと、ベースが前記入力トランジスタのコレクタ
に直結され、コレクタが出力端子に接続され、エ
ミツタが第１電位点に接続された出力トランジス
タと、一端が前記入力トランジスタのベースに接
続された第１抵抗と、前記出力トランジスタのベ
ースとコレクタとの間に直列に接続された第２抵
抗および第３抵抗と、前記第２抵抗および第３抵
抗の共通接続点と第２電位点との間に接続された
第４抵抗とを有し、前記第１抵抗の他端が前記第
２電位点に接続されているTTL回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US452541 | 1982-12-23 | ||
| US06/452,541 US4521700A (en) | 1982-12-23 | 1982-12-23 | TTL logic circuit employing feedback to improved the speed-power curve |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122126A JPS59122126A (ja) | 1984-07-14 |
| JPH0449812B2 true JPH0449812B2 (ja) | 1992-08-12 |
Family
ID=23796874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137953A Granted JPS59122126A (ja) | 1982-12-23 | 1983-07-29 | Ｔｔｌ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4521700A (ja) |
| EP (1) | EP0114256B1 (ja) |
| JP (1) | JPS59122126A (ja) |
| CA (1) | CA1205148A (ja) |
| DE (1) | DE3376375D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697102A (en) * | 1984-05-28 | 1987-09-29 | Hitachi Microcomputer Engineering Co., Ltd. | Bipolar logic circuit having two multi-emitter transistors with an emitter of one connected to the collector of the other to prevent saturation |
| US4682056A (en) * | 1985-10-16 | 1987-07-21 | International Business Machines Corporation | Switching circuit having low speed/power product |
| US4829198A (en) * | 1987-04-10 | 1989-05-09 | International Business Machines Corporation | Fault tolerant logical circuitry |
| US4962341A (en) * | 1988-02-02 | 1990-10-09 | Schoeff John A | Low voltage non-saturating logic circuit technology |
| US5324997A (en) * | 1993-02-23 | 1994-06-28 | The United States Of America As Represented By The Secretary Of The Air Force | Delayed negative feedback circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3473047A (en) * | 1966-08-16 | 1969-10-14 | Sylvania Electric Prod | High speed digital logic circuit having non-saturating output transistor |
| US3629609A (en) * | 1970-02-20 | 1971-12-21 | Bell Telephone Labor Inc | Ttl input array with bypass diode |
| US3693032A (en) * | 1971-04-23 | 1972-09-19 | Ibm | Antisaturation technique for ttl circuits |
| US3676713A (en) * | 1971-04-23 | 1972-07-11 | Ibm | Saturation control scheme for ttl circuit |
| DE2317875A1 (de) * | 1972-06-22 | 1974-01-10 | Ibm | Monolithisch integrierte, logische schaltung |
| JPS5052950A (ja) * | 1973-09-10 | 1975-05-10 | ||
| US4069428A (en) * | 1976-09-02 | 1978-01-17 | International Business Machines Corporation | Transistor-transistor-logic circuit |
| JPS5453955A (en) * | 1977-10-07 | 1979-04-27 | Hitachi Ltd | Driving circuit |
| JPS54125958A (en) * | 1978-03-24 | 1979-09-29 | Hitachi Ltd | Ttl circuit |
| JPS5547735A (en) * | 1979-10-03 | 1980-04-04 | Nec Corp | Inverter circuit |
-
1982
- 1982-12-23 US US06/452,541 patent/US4521700A/en not_active Expired - Lifetime
-
1983
- 1983-07-29 JP JP58137953A patent/JPS59122126A/ja active Granted
- 1983-11-14 CA CA000441050A patent/CA1205148A/en not_active Expired
- 1983-11-29 DE DE8383111938T patent/DE3376375D1/de not_active Expired
- 1983-11-29 EP EP83111938A patent/EP0114256B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0114256A3 (en) | 1985-07-03 |
| US4521700A (en) | 1985-06-04 |
| EP0114256B1 (en) | 1988-04-20 |
| JPS59122126A (ja) | 1984-07-14 |
| CA1205148A (en) | 1986-05-27 |
| EP0114256A2 (en) | 1984-08-01 |
| DE3376375D1 (en) | 1988-05-26 |
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