JPH04502078A - 近似算術割算を実行する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 近似算術割算を実行する方法及び装置 技術分野 本発明は、適応ディジタル・フィルタを更新するときに二進数形式における変数 により定数の近似算術割算を実行する方法に関し、前記変数の値が前記フィルタ に対する入力信号の信号エネルギを表し、かつ論理ｌ及び論理０を表す電気信号 の形式により存在するものであって、前記変数には１キヤラクタ・ビットと、Ｎ ｌ整数ビットと、Ｎ２二進の分数ビットとが含まれる（ただし、Ｎ１≧０及びＮ ２≧０）。

更に、本発明は、前記キャラクタ・ビットを得る第１の入力と、整数ビット及び 二進の分数ビットを得るＮｌ＋Ｎ２人力と、キャラクタ・ビットを取り扱う第１ の出力と、整数ビット及び二進の分数ビットを取り扱うＮｌ十Ｎ２出力とを有し 、ｌキャラクタ・ビット、Ｎｌ整数ビット及びＮ２二進の分数ビットを含む（た だし、Ｎｌ≧０及びＮ２≧０）二進形式の数により、定数の近似割算を実行する 装置に関する。

背景技術 例えば、ＬＳＭアルゴリズム（最小平均二乗）に従って適応ディジタル・フィル タを更新するときは、いわゆるステップの大きさを表す収束係数が計算される。

適応ディジタル・フィルタが異なる入力信号について所望の方法により機能させ るために、ステップの大きさはフィルタ入力信号の信号エネルギに逆比例してい る必要がある。従って、この収束係数を計算するときは、値が信号エネルギを表 している変数により定数を割算することが必要である。しかし、割算処理は比較 的に過酷な処理となることがしばしばあり、従って比較的に時間が掛かる。

例えば、公知の１方法による算術割算処理は、反復する一連のいわゆる条件引算 として実行される。これによって得られる絶対精度は、反復の回数に比例してい る。

更に、算術割算処理は比較的に大きな記憶容量を有する装置の支援により実行す ることによっても可能である。

米国特許第４，７０７．７９８号にはこれに関する１例の説明が見られる。これ によると、近似算術割算は補間と組み合わせてメモリ内のいわゆるルックアップ ・テーブルにより実行される。

発明の開示 本発明の第１の目的は、導入部で述べた種類の算術割算を迅速にかつ簡単な装置 の支援により実行できるようにする方法を提供することにある。これは、２つの 段階で達成される。まず、変数の絶対値を与えるビットのうちで最上位の論理１ のビットより下位にある論理１を論理０により置換することにより、一つのディ ジタル・ワードを形成する。次いで、ディジタル・ワードにおいてビットを逆の 順序により読み込み、変数と同じようなキャラクタ・ビットを有する新しい数を 二進形式により形成する。

本発明の方法を実施した際に得られた割算が正確でなくとも、適応フィルタを更 新する際の収束係数の計算は十分満足するものとなる。例えば、高い信号エネル ギは低い収束係数を与えることになり、その逆対応も成立する。

にある。この装置は、最上位の論理ｌより下位にある論理１を論理０により置換 するように機能する本質的に唯一の論理装置を備えている。

本発明の特徴は以下の請求の範囲に記載されている。

図面の簡単な説明 以下、添付する図面を参照して本発明の詳細な説明しよう。第１図及び第２図は 本発明の割算処理を実行する際に、互いに異なる複数の入力値と、二進形式の複 数の出力値との間の関係例、及びこのような割算におけるリンクとして構築され た異なる複数のディジタル・ワードを示す表である。また、第３図は本発明の割 算処理を実行する装置を構成するゲート回路網を示す。

本発明の最良の実施例 第１図において、表の左端の欄は値が０と１５／１６との間で変化する二進形式 の異なる数の例を示す。各数の最初のビットはキャラクタ・ビットであり、値が ０であり、図示の例の場合では数が正であることを意味している。最初の０に続 く点はいわゆる二進の少数点であり、図からも明らかなように、以下のビットの 値かｌ／２．１／４．１／８及び１／１６であることを表している。

従って、例示した二進数は整数ビットを含んでいないが、１ビツトのみのキャラ クタ・ビット及び４ビツトのいわゆる二進の分数ビットからなる。

左端の欄の二進数のうちの一つによる定数の近似割算に対応した算術割算を本発 明によって実行するときは、処理の第１段階において二進の分数ビットから、即 ち４ビツトから二進数におけるキャラクタ・ビットの右に１デイジタル・ワード が形成される。この種の異なるディジタル・ワードを第１図の中央の欄に示す。

これらの各ディジタル・ワードは、二進数において最上位の論理１より下位にあ る論理１を論理Ｏにより置換することにより形成されている。従って、二進数０ ０に対応し、かつ４つの論理０からなり、表において最下位のワードを除けば、 このような各ディジタル・ワードは一つの論理ｌ及び３つの論理０からなる。第 ２段階において二進形式にある新しい数が形成され、第１図の右欄にこのように して形成された異なる複数の数を示す。新しい番数は対応する左側の欄における 数と同様のキャラクタ・ビットを有し、二進の少数点が対応する数と同一位置に 配置されている。二進の少数点に続く二進ビットは、逆順に読み取ることを除き 、中央の欄において対応するディジタル・ワードのビットと一致する。

数ｌ／１６が数１／２に変換され、数１／８及び３／１６が数１／４に変換され 、数１／４〜７／１６が数１／８に変換され、数１／２〜１５／’１．６が数１ ／１６に変換され、数０か０のままであることかこの表から分かる。従って、数 ０の例外を除き、比較的に高い値の数が比較的に低い値の数となり、その逆対応 の場合にも成立する。説明した方法によると、変数の最上位の論理１にのみ注目 され、従って互いに異なるいくつかの入力値は同一の出力値となり得る。これに も係わらず、この方法は変数による定数の近似割算とみなすことができる。論理 ｌを一つのみ有する、即ち数ｌ／１６．１／８．１／４及び１／２を有するこれ らの二進数の場合では、この方法は定数１／３２と対象の数との間での割算が正 確となる。例えば、二進形式において０．０００１と表される数１／１６は、ｌ ／２に等しい０．１０００に変換される。しかし、二進形式において０．１１１ と表される数１５／１６は、ｌ／１６に変換される。この割算が１５／１６によ る割算に対応したものにするときは、分子１５／（１６Ｘ１６）＝３０　（１６ Ｘ３２）、即ちほぼ２Ｘｌ／３２となる。従って、この分子は、前述の、即ち一 つの論理ｌのみを有する二進数を考えたときは、計算した分子のほぼ２倍である 。従って、数０の場合を除いて、表における全ての二進数の場合に、この割算の 方法は、その値がほぼ１／３２と２／３２との中間に存在する定数と、対象の二 進数との近似割算に対応しているということができる。

以上では、全般的に二進数が正であると仮定した。数がいわゆるキャラクタ値の 表示により提供されるときは、この割算方法は負数の近似割算に対応することに もなる。

このような表示により、正及び等測的に大きな負数はキャラクタ・ビットについ てのみ異なることになる。しかし、これはいわゆる２の補数表示に適用すること はできない。

０による割算は確定される処理ではないので、原則として、数Ｏの割算を任意に 選択することができる。この場合に、数０については割算後に数０となるのが適 当と考えられていた。これは、割算処理が適応フィルタの設定に対する調整に関 連して適用されるときに、変換器の人、力に数０が瞬時的に「静かな」伝送チャ ネルから発生する可能性かあるためである。これは、フィルタ設定に対する調整 又は変更と すべきものではない。

第２図は二進形式にある種々の数を含む第２の表を示す。これらの数は第１図の 表における数と一致するが、二進の少数点が２桁合へ移動している。従って、こ の数には値２及び１を有する２つの整数ビットと、値１／２及び１／４を有する ２つの二進の分数ビットとかあり、第２図に示されている。これら数は、第１図 に示す数に適用されるものと同一の原理に従って変換され、従って中央の欄にお けるディジタル・ワードは第１図において対応するワードと正確に一致する。こ の場合に、変換された右側の欄の数には、二進の小数点の右に２つの二進ビット 、即ち２つの分数ビットか含まれている。

この場合に、ただ一つの論理ｌを有する二進数の算術割算は、対象の数によるｌ ／２割算に対応する。例えば、１／４は２に変換され。数３３／４は０゜１１． １１として二進形式により書き込まれると共に、ｌ／４に変換される。これは、 数３３／４により数（３０／１６）ＸＩ／２、即ちほぼ２Ｘｌ／２を割算するこ とに対応する。従って、第２図の表に示す二進数の場合に、この割算方法は、そ の値が１／２と１との間のほぼ中央にある定数と、対象との二進の近似割算に対 応することになる。前述の場合のように、数０は全く変化していないので、この 数は例外である。

第３図は以上の説明に従って近似割算を実行する装置の一実施例を示す。この装 置は、５つの入力ｌＯ〜１４及び５つの出力５０〜５４を有する。入力ｌＯは出 力５０に接続され、二進入力数のキャラクタ・ビットを供給することを意図して いる。従って、キャラクタ・ビットは入力から出力５０へ変更されることなく、 転送される。

入力数の最上位ビット、次の最上位ビット、以下同様にして入力１１〜１４にそ の順序で供給される。入力１１〜１４は出力２１〜２４を有する論理装置２０に 接続されている。論理装置２０は、以下で更に詳細に説明され、入力１１〜１４ 上で最上位の論理ｌを検出するように機能し、下位の論理ｌを論理０により置換 する。従って、第１図及び第２図における中央の欄に示すディジタル・ワードは 出力２１〜２４から渡される。

論理装置２０の出力２１〜２４は、出力２１を出力５４に接続し、出力２２を出 力５３に接続し、以下同様に接続することにより、−前記装置の出力５１〜５４ に接続される。このようにして、論理装置２０からのディジタル・ワードのビッ トは前記装置の出力５１〜５４上で逆の順序で発生するものとなる。従って、出 力５０上のキャラクタ・ビット及び出力５１〜５４上のビットは第１図及び第２ 図の各右側の欄に示す二進ワードを形成する。

図示の実施例の場合に、論理装置２０は一つのゲート回路網をなすものであり、 このゲート回路網には４つのＡＮＤゲート３１〜３４と２つのＯＲゲート４１〜 ４２を存し、キャラクタ・ビットに加えて、４つの二進ビットを有する二進数の 変換を意図している。入力Ｉ５及び出力２５は、図示した種類のいくつかのゲー ト回路網を従属接続したときに用いられる、いわゆるキャリー・ビット用のもの である。これは、４ビット以上からなる二進数を変換できるようにするものであ る。ゲート回路網が入力１１のビットより高位のビットのために同様の回路網に 従属接続されないときは、論理０がキャリー人力１５に送り込まれる。

キャリー人力１５の論理０は、当該回路網に供給される二進数の最上位ビットに おいて生起し得る入力ｌｌ上の論理１のために、ゲート３１を開放状態のままに する。

従って、この最上位ビットが論理１になれば、ゲート３１の出力に論理ｌが現わ れる。入力１１に論理ｌが存在すると、ゲート４１の反転出力も論理０になり、 この論理０がゲート３２〜３４を閉じるので、入力１２〜１４に論理ｌや、論理 ０が現れることに関係なく、出力２２〜２４に論理０が現われる。これに代わっ て、最上位ビットが論理０のときは、論理０が出力２１にも現われ、論理１がゲ ート４■の出力に現われる。この論理ｌは、次の二進数の最上位ビットに生起し 得る入力１２上の論理ｌのために、ゲート３２を開放状態に保持する。入力Ｉ２ における論理ｌは、ゲート３３及び３４を同時に閉じられ、従って論理０が出力 ２３及び２４に現われる。

その数の最上位の論理ｌが入力１３に現われると、論理１が出力２３に現われ、 ゲート３４は閉じた状態を保持する。論理１が入力１４に現われると同時に、論 理０が入力１１〜１３に現われたときにのみ、出力２４にのみ論理１が現われる 。入力１１〜１４のうちの少なくとも一つに論理１が現われると、キャリー出力 ２５に論理ｌが現われる。キャリー人力１５に論理ｌが現われると、ゲート３１ 〜３４は閉じられ、これが全ての出力２１〜２４上に、更に出力２５に論理０が 現われることになる。

以上の説明において引用した論理ｌ及び論理０は、実際では異なる電気信号であ り、これらがこのような論理値を表していることを理解すべきである。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．適応ディジタル・フィルタを更新する際に、二進形式の変数により定数の近 似算術割算を実行する方法であって、前記変数の値がフィルタに対する入力信号 の信号エネルギを表し、かつ論理１及び論理０を表す電気信号の形式で存在し、 かつ前記変数がキャラクタ・ビット、Ｎ１整数ビット及びＮ２分数ビット（ただ し、Ｎ１≧０、Ｎ２≧０）を含むようになっており、前記キャラクタ・ビットを 表す信号を除き、前記変数におけるビット（１１〜１４）を表す信号を用い、最 上位の論理１より下位の変数におけるビット（１１〜１４）のうちで生起し得る 論理１を表す信号を、論理０を表す信号により置換することによりディジタル・ ワード（２１〜２４）における複数のビットを表す信号を形成することと、その キャリー・ビット（５０）が前記変数のキャリー・ビット（１０）と一致し、か つその残りのビットが逆の順序（２４〜２１）に読み取った前記ディジタル・ワ ード（２１〜２４）における複数のビットと一致する二進形式の新しい数を表す 信号を形成することとを含み、二進キャラクタ・ビットを表す信号を除き、前記 新しい数における最初のＮ１ビットを表す信号が整数ビットを表し、かつ残りの Ｎ２ビットを表す信号が二進のキャリー・ビットを表すことを特徴とする二進形 式の変数により定数の近似算術割算を実行する方法。 ２．請求項１記載の二進形式の変数により定数の近似算術割算を実行する方法に おいて、前記ディジタル・ワード（２４〜２４）における複数のビットを表す信 号を形成するために用いられる信号が論理１を表していないときは、前記ディジ タル・ワードは論理０のみからなることを特徴とする二進形式の変数により定数 の近似算術割算を実行する方法。 ３．キャラクタ・ビット、Ｎ１整数ビット及びＮ２分数ビット（ただし、Ｎ１≧ ０、Ｎ２≧０）を含む二進形式の変数により定数の近似算術割算を実行するため に、キャラクタ・ビットを得る第１の入力（１Ｇ）と、整数ビット及び二進キャ リー・ビットを得るＮ１＋Ｎ２入力（１１〜１４）と、キャリー・ビットを取り 扱う第１の出力（５０）と、整数ビット及び二進キャラクタ・ビットを取り扱う Ｎ１＋Ｎ２出力（５１〜５４）とを有する装置であって、 前記装置の前記Ｎ１＋Ｎ２入力（１１〜１４）に接続されているＮ１＋Ｎ２入力 （１１〜１４）と、及びＮ１＋Ｎ２出力（２１〜２４）とを備え、かつ第１のデ ィジタル・ワードがその入力に発生するときは、最上位の論理１より下位にある 論理１を論理１により置換することを除き、前記第１のディジタル・ワードと一 致する第２のディジタル・ワードを形成するように機能する論理装置（２０）を 有し、前記第１の出力（５０）は前記第１の入力（１０）に接続され、前記装置 の前記Ｎ１＋Ｎ２出力（５１〜５４）は、前記第２のディジタル・ワードのうち の少なくとも１ビット用の前記論理装置の出力（２４）を前記論理装置の出力上 で取り扱う整数ビット及び二進の分数ビットにおける最上位ビット用の前記論理 装置の出力（５１）に接続する形式により、前記論理装置（２０）の前記Ｎ１＋ Ｎ２出力（２１〜２４）に接続され、次の最下位ビット用の前記論理装置の出力 （２３）は前記論理装置の出力上の整数ビット及び分数ビット用の前記論理装置 の出力（５２）に接続され、以下同様となることを特徴とする二進形式の変数に より定数の近似算術割算を実行する装置。